Capitolo 6. Reti asincrone. 6.1 Elaborazione asincrona. Reti sequenziali asincrone (struttura) Reti sequenziali asincrone (comportamento)

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1 apitolo 6 Reti asincrone 6. Elaboraione asincrona 6.2 emorie binarie 6.3 nalisi e intesi 6. Elaboraione asincrona Reti sequeniali asincrone (comportamento) Elaboraione asincrona - Ogni nuovo ingresso determina: una condiione di stabilità dello stato interno non più di una modifica del simbolo d uscita ingresso i stato presente s s(t+δt) = s*(t) ingresso stato presente Reti sequeniali asincrone (struttura) ircuito combinatorio rete combinatoria ideale τ τ m τ n τ r stato futuro uscita uscita u* = F(i,s) stato futuro s* = G(i,s) Δt Il ritardo intrinseco del circuito agisce da memoria temporanea : lo stato presente non cambia durante il calcolo dello stato futuro. Il piccolo valore dei ritardi consente di aggiornare lo stato ad ingresso costante on k retroaioni si dispone di 2 k riassunti di storia passata. Esigene di elaboraioni asincrone Problema - iscriminare e ricordare l ordine temporale con cui due o più segnali binari modificano il loro valore oluione macchina seq. asincrona Regole di corretto impiego Obiettivo: ottenere un funionamento corretto per qualsiasi valore dei ritardi presenti sugli anelli di retroaione. ensori intelligenti Flip-flop & Reti sincrone uffer & R Gestione delle risorse urata degli ingressi odifica degli ingressi odifica degli stati lee statiche Proprietà Velocità nel prendere decisioni Pericolo di malfunionamento e vincoli di corretto impiego

2 . urata degli ingressi L ingresso può essere modificato solo dopo che il circuito ha raggiunto la nuova stabilità 2. odifica degli ingressi I segnali d ingresso devono cambiare di valore uno solo alla volta i, u α i 2, u /u 2 i 2, u 2 β i 3 Esempio di situaione d ingresso pericolosa : i 3 α i α 2 β β β Il passaggio da una ad un altra condiione di stabilità è detto funionamento in modo fondamentale La codifica dei simboli d ingresso non può essere arbitraria: configuraioni consecutive devono essere adiacenti 3. odifica degli stati odifica degli stati interni Per eliminare a priori la presena di stati interni spurii le configuraioni ondiione associate restrittiva ad uno stato presente ed a tutti i suoi possibili stati futuri Vincolo devono eccessivo differire per il valore di un solo bit Esempio di situaione pericolosa : - orse e orse critiche egnali in retroaione per cui è stata prevista una modifica contemporanea di valore si trovano in una situaione di corsa: nel circuito i cambiamenti si verificheranno infatti a istanti diversi e con un ordine dettato dai ritardi interni. Una corsa è critica se si possono raggiungere stabilità diverse corsa non critica Transiione multipla I I2 I3 corsa critica Eliminaione a priori delle corse critiche () Una codifica priva di corse critiche. Nelle colonne con una sola stabilità si inserisce il simbolo dello stato stabile al posto di eventuali condiioni d indifferena 2. Per le sole colonne con più stabilità si traccia il grafo delle adiacene: ogni coppia stato presentestato futuro è indicata con due nodi connessi da un ramo orientato. 3. i sovrappone il grafo ad una mappa per il minimo numero di variabili di stato e si verifica se è possibile assegnare configuraioni adiacenti ad ogni coppia di stati coinvolta in una transiione 4. (segue) I OK I2 I3 y y2 appa di codifica 2

3 odifica degli stati per il flip-flop (pag. 4) Eliminaione a priori delle corse critiche N P P P P P N N N N Grafo delle adiacene y y2 N P N P 4. e è impossibile soddisfare tutte le richieste di adiacena, si cerca di ridurle introducendo transiioni multiple 5. e non ci si riesce, si incrementa il numero delle variabili di stato e si ritorna a 4. appa di codifica Transiioni multiple () Transiioni multiple (2) Α Α Α Α I I2 I3 I I2 I3 - Eliminaione a priori delle alee statiche stato presente stato futuro U =. +.u u τ U u U 6.2 emorie binarie ulle retroaioni si deve sempre rispettare T4 3

4 emorie binarie crivi uno emoria crivi ero bit osa scrivere e quando scrivere sequena d ingresso Latch R complessità strutturale Latch R Latch Flip-flop edge-triggered emplicità d uso astraione I = f(,,i) = +.i i i(t +Δt) = I(t) Δt I Rete ideale, ritardo e retroaione V u = V 3 (V V 2 ) V (t + 2τ p ) = V u (t) V V 2 V 3 Vu 2τ p + E + E lim. i V V 2 V u I V 3 intesi del latch et-reset comando di set comando di reset R bit in memoria R Latch R: rete sequeniale asincrona che memoria il valore di un bit. Il valore del comando di set ordina la memoriaione del valore. Il valore del comando di reset ordina la memoriaione del valore. Per =, R=, lo stato ricorda l ultimo comando ricevuto. 2 =, R = =, R = =, R = =, R = = =, R = =, R = = R tempo 3 Tabella di flusso ed equaioni caratteristiche,r q - - La configuraione d ingresso =, R= è vietata q variabile di stato presente variabile di stato futuro q q R - - = + R. q R - - = R. ( + q) 4

5 4 chemi logici R R = + R. q τ w >2τ p = R. ( + q) Uscite complementari R = (R q) R = R ( q) Uscite complementari: analisi R X 3 q R,,,,,,,,, X Latch 2 q X R = (q R ) X = R q = (. (q. R ) ) X = R + q = + q.r - Una memoria binaria più utile Latch - emoria binaria in cui il valore di un segnale individua quando scrivere, il valore contemporaneo di un segnale cosa scrivere. q Equaioni caratteristiche =. +.q = ( + q).( + ) R - al latch R al latch R campionamento R =. R =. memoriaione 5

6 ampionamento e emoriaione egnale del ata Path con valori significativi solo in certi intervalli Es: segnale con glitch segnale di campionamento attivo alto Problemi del latch lea statica urata del transitorio Uscite trasparenti quando dal ontroller cosa dal ata Path il latch segnale ricostruito dal latch al ata Path lea statica nel latch lea statica q R Equaioni caratteristiche ridondanti =. +.q +.q = ( + q).( + ).( +q) Realiaione con latch R = + R.q =. + (. ).q =. +.q +.q Il latch a NN ed a NOR Realiaione a NN =. +.q +.q =. + (( + ).q) = ( ) (( ) q) Realiaione a NOR = ( + q).( + ).( +q) = ( + ).((.) +q) = ( ) (( ) q) q Una quarta soluione =. +.q R R ultiplexer Ritardo N.. - Il ritardo ineriale dei due NOT elimina l eventuale glitch generato dall alea statica del UX. 6

7 omportamento in transitorio Il transitorio tempo di set-up R tempo di retroa. I tempi di set-up, di hold e di risposta Larghea dell impulso di campionamento - Il campionamento di un livello di deve durare un tempo non inferiore al tempo di set-up del latch R. omando di campionamento durata minima In una rete asincrona deve cambiare un solo ingresso alla volta Uscite trasparenti it in ingresso set-up hold it in memoria tempo max di risposta L uscita trasparente Il registro buffer wr.. ed il U rd N- omando di campionam. it in ingresso set-up it in memoria tempo di risposta N.. - e la situaione = dura più del set-up e se durante questo intervallo modifica il suo valore, allora le stesse modifiche si riscontrano anche su. q N- N- 7

8 n- WR R j N- E i La R j I cicli di lettura e di scrittura Le celle di una R sono registri buffer I bit di indirio, tramite il E, scelgono una cella alla volta I comandi WR, R stabiliscono se l accesso è in lettura o in scrittura. ddress signals R LETTUR tempo di accesso RITTUR tempo di accesso WR ella di indirio i ata signals 5 Una R da 256K Il flip-flop master-slave: analisi del comportamento Read/Write emory Enable EN 2 E K X K 2 master slave 2 5 R/W R 64K R/W R 64K R/W R 64K R/W R 64K 8 7 X τ su τ h 7 2 Il clock a due fasi X Φ Φ Φ2 2 master slave 2 Φ2 Flip-flop edge-triggered X 2 8

9 ampionamento, Il flip-flop con un livello con un fronte,, Α,, Β, -, y y2, -, - appa di codifica -,,,,,, La codifica di una macchina asincrona con più di 2 stati non può essere fatta arbitrariamente! livello circuitale esiste infatti il pericolo della corsa critica!! Il flip-flop (elllabs, anni 6): codifica ridondante e transiioni multiple La tabella delle transiioni,,, Α,, Β -,, E, - F 3 bit di stato, -, -,,,,, stato ---,- ---,- ---,- ---,- E = ---,- ---,-,- ---,- =,,,, =,,,, ---,- ---,- ---,- ---,- =,,,, =,,,, F = ---,- ---,- ---,-,- y y 2 y 3 Y Y 2 Y 3,,, (segue) (segue) intesi a NN () Realiaione a NN y y 2 y = y 9

10 intesi a NN (2) intesi a NN (3) y y 2 y Y Y = y 2 + y 3.y Y = y 2 (y 3 y ) y 2 y = y 3 y y 2 y Y 2 Y 2 = +.y 2 + y 2.y 3 = + y 2.( +y 3 ) Y 2 = (y 2 ( y 3 ) ( y 3 ) y 2 intesi a NN (4) Il flip-flop edge triggered y y 2 y Y 3 Y 3 = +.y 3 + y 2 Y 3 = y 2 ( y 3 ) y 2 y 3 ( y 3 ) ( y 3 ) y 2 y 2 y = y 2 y 3 ( y 3 ) y 3 Il flip-flop di tipo della famiglia TTL: comandi sincroni e asincroni ( 74) I tempi di set-up, di hold e di risposta Fronte del clock egnale set-up hold = quando PRE = = quando LR = egnale risposta

11 6.3 nalisi e intesi nalisi Il procedimento di analisi Il procedimento di analisi di una rete sequeniale asincrona è formato da 5 passi e consente di dedurne il comportamento dallo schema logico: : individuaione delle variabili di stato, 2: analisi della parte combinatoria, x x2 Una PL con due retroaioni (&2) Y = x2 y2+xy2+x x2y Y2 = x2 y2+xy2+x x2y = y 3: individuaione della tabella delle transiioni, 4: studio delle condiioni di stabilità, 5: individuaione della tabella di flusso e del grafo degli stati. Y2 y2 Y y Una PL con due retroaioni (3) 2 x x 2 y y Y Y = x 2 y 2 +x y 2 +x x 2 y Y 2 = x 2 y 2 +x y 2 +x x 2 y = y y y 2 x x 2 Y 2 Eliminaione alee statiche: y y 2 in Y, y y 2 in Y 2 Una PL con due retroaioni (4&5) xx2 yy2,,,,,,,,,,,,,,,, Funiona in modo xx2 fondamentale yy2,,,,,,,,,,,,,,,, Non ci sono corse critiche odello di ealy cambia valore ad ogni ingresso preceduto da odello di oore

12 Una rete asincrona con 2 retroaioni. x x2 y y2 Y = x.y2 + x.y+ x2.y Y2 = x2.y + x.y.y2 = x.x2.y.y2 Y Y2 Y = (x y2) (x y) (x2 y) = x.y2 + x.y+ x2.y Y2 = (x2 y ) (x y y2) = x2.y + x.y.y2 = x.x2.y.y2 y y 2 y y 2 y y 2 orsa non critica tato instabile Y Y2 xx2 yy2,,,,,,,,,,,,,,,, YY2,. e tre soli stati interni x x2 : :,,,,, xx2 yy2 =,,,, =,,,, =,,,, =,,,, :,, :, : : xx2 yy2 =,,,, =,,,, -,- -,- -,- -,- =,,,,, :,,, Un circuito con troppe retroaioni xx2 yy2,,,,,,,,,,,,,,,, xx2 yy2,,,,,,,,,,,,,,,, Lo stato non è mai stabile e può essere eliminato. Nell incrocio, si indica xx2 yy2 =a a, a, a, a,,,, Le righe e sono identiche e possono essere sostituite da una sola riga Il procedimento di sintesi Il procedimento di sintesi di una rete sequeniale asincrona è formato da 5 passi e consente di dedurne lo schema logico dal comportamento: intesi : individuaione del grafo degli stati, 2: definiione della tabella di flusso, 3: codifica degli stati e definiione della tabella delle transiioni, 4: sintesi della parte combinatoria, 5: schema logico. 2

13 Esempio di sintesi omportamento: cambia valore ad ogni fronte di salita di x - Lampada da tavolo x x,, Esempio (: grafo degli stati),,, α,- β,,- γ δ 2 - ivisore x2 della frequena di un segnale periodico, K T tabilità - Ogni stato è stabile per l ingresso che lo genera. Indifferena sull uscita - La modifica di uscita può avvenire già durante la transiione oppure, indifferentemente, essere rinviata al raggiungimento della stabilità. 2T Esempio (2: tabella di flusso) x stato α α, β,- β γ, β, γ γ, δ,- δ α, δ, ONTROLLI FORLI. In ogni riga ci deve essere almeno una condiione di stabilità. 2. In ogni colonna si deve raggiungere sempre una stabilità. 3. Le situaioni di instabilità devono indicare uno stato futuro stabile nella colonna (assena di transiioni multiple). Esempio (3: tabella delle transiioni) y y 2 α odifica degli stati - stati consecutivi (stato presente e futuro) si devono assegnare configuraioni adiacenti. β δ γ Grafo delle adiacene e mappa di codifica x y,y 2 α:,,- β:,, γ:,,- δ:,, Y, Y 2, Esempio (4: espressioni) Esempio (5: schema con retroaioni dirette) Ipotesi: si desiderano reti minime di tipo P y y 2 x y y 2 x y y 2 x - - x x.y y 2.y Y = x.y 2 + x.y + y 2.y Y 2 = x.y 2 + x.y + y 2.y = y 2 Y Y = x.y 2 + x.y + y 2.y Y 2 = x.y 2 + x.y + y 2.y = y 2 operture ridondanti - Per eliminare a priori il pericolo di alea statica (qui causato dal probabile sfasamento tra x e x ) ogni coppia di adiacenti deve essere racchiusa in almeno un RR ; se occorre un RR in più, si deve dargli dimensione massima. x.y 2 x.y y 2.y Fan-out > Y 2 3

14 Esempio (5: schema con latch R) x x Esempio (5: schema con latch ) x Y = x.y 2 + x.y + y 2.y = (x.y 2 )+ (x+ y 2 ).y = (x.y 2 )+ (x. y 2 ).y = + R.y R y y R y y Y 2 = x.y 2 + x.y + y 2.y = x.y + (x +y ). y 2 = x.y + (x.y ). y 2 = 2 + R 2. y 2 = y 2 R y 2 y 2 R y 2 y 2 x Esempio (5: schema con flip-flop) x Grafi primitivi e non primitivi Grafo primitivo Grafo degli stati primitivo Grafo in cui ogni stato è stabile per una ed una sola configuraione d ingresso. Per individuare le esigene di stati interni poste dalla specifica di comportamento è spesso utile iniiare il progetto con un grafo primitivo. i norma il grafo primitivo non ha il minimo numero possibile di stati interni Nota la tabella di flusso primitiva (una sola stabilità per riga), è abbastana agevole individuare l automa minimo Riconoscitore della sequena -- grafo primitivo IPOTEI I segnali d ingresso cambiano di valore uno solo alla volta, xy,,,,,,,,, F,,-,-,,,, E,,- 4

15 Riconoscitore della sequena -- grafo non primitivo xy,,,,,,,, EF,,, ttesa di E F,,,,,, F, F,, E, E, E,,,, Tabelle di flusso,,,, I,,, I, -,-,-,, I,,,,-,- Tabella primitiva Tabella ridotta Tabella minima ue o più righe (stati) di una tabella di flusso possono sostituite da un unica riga se, in ogni colonna (per ogni ingresso), le uscite sono identiche quando sono specificate gli stati futuri, quando sono specificati, sono o identici, o quelli corrispondenti alle righe in esame, o quelli di righe che soddisfano questa condiione.,,-,-,- -,- -,- -,-,- F,- -,- -,-,- -,-,- F,-,,-,- -,-,, -,-,,,,,- -,- I, odifica degli stati I I I -I I OK OK I I: : : -,- -,- -,- -,- tato in più : instabile per autoiniialiaione 5