Amplificatore Operazionale in Classe AB con rete di compensazione RC

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1 Amplificatore Operazionale in Classe AB con rete di compensazione RC BONFIGIO Fabio, matr. O53/ CASTIGIONE Angelo, matr. O53/ MESSINA Sergio, matr. O53/000072

2 Indice Introduzione iii 1 Il Circuito Stadio d Ingresso: Coppia Differenziale Stadio Intermedio: Traslatore di ivello Stadio d Uscita: Source Comune in Classe AB Specchi di Corrente e Rete di Compensazione Progettazione Carta e Penna Specifiche di progetto Progettazione Correzione Parametri Simulazioni su Cadence Punto di avoro Risposta in Frequenza Risposta al Gradino mv pp V pp i

3 3.4 PSRR CMRR Rumore Equivalente in Ingresso THD Corner Analysis ayout ii

4 Introduzione Scopo della trattazione è descrivere le procedure intraprese al fine di trovare un corretto dimensionamento per un Amplificatore Operazionale CMOS a due stadi di guadagno di Classe AB che soddisfi le specifiche di progetto definite dalla consegna nonchè della sua rete di compensazione. Nel corso degli anni le tecniche per ottenere alti guadagni sono cambiate in base alle tecnologie utilizzate. In particolare lo sviluppo della micro e nano elettronica, quindi l impiego di tecnologie sempre più scalate, ha portato a una tanto inevitabile quanto drastica diminuzione delle tensioni di alimentazione, al fine di evitare malfunzionamenti ai circuiti. e architetture hanno risentito di queste modifiche tecnologiche in quanto l alto guadagno, prima realizzato tramite un singolo stadio con stadi di uscita ad elevata impedenza, viene ora garantito attraverso il collegamento in cascata di più stadi di guadagno e specchi di corrente come carichi attivi. Gli Amplificatori Operazionali, o OTA, rappresentano dei blocchi fondamentali nell elettronica sia analogica sia digitale che permettono di realizzare stadi ad alto guadagno. Sono amplificatori differenziali, quindi a due ingressi, composti da un minimo di due stadi, entrambi stadi di guadagno, chiamati Stadio d Ingresso e Stadio Intermedio. a corretta progettazione di questi due stadi permette di avere le prestazioni desiderate ed un guadagno decisamente superiore al guadagno realizzabile da un singolo stadio (come ad iii

5 esempio un Emettitore Comune per la tecnologia BJT o l equivalente MOS Source Comune). Qualora fosse necessario pilotare carichi a bassa impedenza, quindi una potenza elevata, ai due stadi di guadagno si accosta un terzo stadio, lo Stadio d Uscita, che garantendo un guadagno in corrente permette di pilotare opportunamente il carico. a seguente trattazione, dopo aver descritto nel dettaglio il circuito in questione stadio per stadio e la rete di compensazione e di polarizzazione (Capitolo 1), si concentrerà sul dimensionamento carta e penna dei singoli transistori e della rete di compensazione (Capitolo 2) e infine sulle simulazioni al calcolatore con le relative correzioni e misurazioni che permettono di ottimizzare il sistema e la realizzazione del layout (Capitolo 3). iv

6 Capitolo 1 Il Circuito V DD I REF M 3 M 4 M 5 M 2a in - in + out M 1a M 1b R C C C C M 6 M 7 M 8 M 2b Figura 1.1: OTA a due stadi di guadagno in classe AB In Figura 1.1 è mostrato l OTA a due stadi di guadagno in classe AB. a tecnologia utilizzata è di tipo CMOS con specchi di corrente che oltre a consentire la corretta polarizzazione degli stadi permettono di ottenere ampi guadagni grazie alla loro funzione di carico attivo. alta impedenza del nodo d uscita, infine, permette di pilotare anche carichi puramente capacitivi. 1

7 1.1 Stadio d Ingresso: Coppia Differenziale o Stadio d Ingresso dell amplificatore è realizzato dalla coppia differenziale M 1a M 1b. e coppie differenziali sono molto utilizzate come stadio d ingresso negli amplificatori perché oltre a fornire una prima e notevole amplificazione invertente, spesso compiono l importante operazione di trasformare il segnale da differenziale (dato dalla differenza di due tensioni) in segnale singolo (dato dalla differenza tra una tensione e il riferimento di massa). importanza di propagare il segnale in forma differenziale risiede nel fatto che la maggior parte dei distubi si propaga nella forma di segnale di modo comune. Un blocco differenziale, agendo sulla differenza tra i sue segnali ai suoi due terminali, elimina questi disturbi comuni ai due terminali, prendendo per la maggiore il segnale utile. utilizzo di una coppia MOS, grazie all impedenza d ingresso infinita di questi transistori, permette di evitare la dissipazione della tensione all interno dei dispositivi e quindi di mantenere inalterato il segnale in ingresso. Per poter massimizzare le prestazioni i due transistori dovrebbero essere perfettamente identici nelle loro caratteristiche di progetto (matched). Ma nella realtà questa condizione difficilmente si realizza. Nonostante un matching perfetto non sia realizzabile è importante che si cerchi di realizzare la corretta condizione di funzionamento I d1a = I d1b = 1 2 I d7 (1.1) questa infatti garantisce la corretta risposta del circuito ai segnali di modo comune. 2

8 tra M 1b e M 4, r d1 //r d4 A d = g m1 r d1//r d4 (1.2) Il segnale proveniente dalla coppia viene quindi processato grazie al carico attivo realizzato tramite lo specchio di corrente M 3 M 4 divenendo segnale singolo e ottenendo una amplificazione data dal prodotto tra la transconduttanza g m dei transistori della coppia differenziale e l impedenza vista al nodo Infine, l uso di una coppia di transistori NMOS è funzionale all ottenimento di una banda quanto più ampia possibile. Infatti, a parità di corrente e di dimensioni, la transconduttanza di un transistore NMOS è notevolmente maggiore della transconduttanza di un transistore PMOS g mnmos > g mp MOS (1.3) e questo influenza direttamente la larghezza di banda in quanto, considerando un carico capacitivo C ω GB = g m C (1.4) 1.2 Stadio Intermedio: Traslatore di ivello Il segnale in uscita dalla coppia differenziale entra sia nello stadio intermedio rappresentato dai transistori M 5 e M 8, sia nel secondo stadio di guadagno, M 2a. o stadio intermedio, il MOS M 5 nella configurazione a Drain Comune comportandosi quindi da buffer di tensione, non porta un guadagno al segnale. Il suo ruolo è quello di traslare il livello del segnale (il punto di lavoro) verso il basso: infatti l uscita della coppia differenziale si trova ad un livello molto alto, prossimo al livello di alimentazione V DD, questo rischierebbe di limitare notevolmente la dinamica del segnale a meno di portare il transistore 3

9 M 2b in regione di triodo, quindi fuori dalla corretta regione di funzionamento. Pertanto il segnale prima di arrivare al transistore M 2b passa attraverso il Drain Comune M 5 che ne abbassa opportunamente il livello (da cui Traslatore di ivello o evel Shifter) al fine di poter ottenere un adeguato funzionamento del secondo stadio di guadagno. Il transistore M 8, connesso a specchio con M 6 permette di fissare la giusta corrente di polarizzazione sul traslatore di livello. 1.3 Stadio d Uscita: Source Comune in Classe AB ultimo stadio è realizzato tramite i transistori M 2a e M 2b. Al primo il segnale arriva direttamente dall uscita del primo stadio, al secondo come già visto invece arriva dopo essere stato traslato di livello. Il funzionamento in Classe AB rappresenta una mediazione tra la Classe A e la Classe B: si ha infatti un angolo di conduzione superiore a 180 ma inferiore a 360. Questo consente di avere una buona efficienza e una buona linearità sebbene se ne complichi l implementazione. Inoltre la presenza di un ramo circuitale in più aumenta inevitabilmente la dissipazione. Sebbene l efficienza del circuito sia intorno al 50%, come per il Classe B, a differenza di questo però il Classe AB presenta una linearità migliore in quanto ne migliora i problemi legati alla distorsione di Cross Over. 4

10 1.4 Specchi di Corrente e Rete di Compensazione Nel circuito sono presenti 2 specchi di corrente, sebbene questi siano utilizzati per diversi scopi. Il primo specchio di corrente, realizzato dai transistori M 3 e M 4, è collegato allo stadio di ingresso. Viene di fatto usato come carico attivo permettendo di ottenere una impedenza molto alta garantendo pertanto il massimo del guadagno ottenibile. Il secondo specchio di corrente, realizzato dai transistori M 6, M 7 e M 8, viene invece sfruttato per polarizzare correttamente lo stadio d ingresso e il traslatore di livello. Il transistore M 6, infatti, trasmette la corrente I REF anche agli altri due transistori. Ma, in base al dimensionamento dei vari transistori, la corrente specchiata viene moltiplicata per un valore chiamato fattore di specchio N dato dal rapporto tra i fattori di forma dei vari transistori con il fattore di forma del master M 6. I D7 = N I D6 = N I REF N = 7 6 (1.5) relazione valida a patto che le V GS dei transistori collegati a specchio siano uguali tra loro. Questo espediente consente di poter portare la corretta corrente di polarizzazione all interno del circuito utilizzando valori minimi di corrente e sfruttando esclusivamente il dimensionamento dei transistori. Infine la rete di compensazione, realizzata tramite il collegamento di un resistore R C in serie ad un condensatore C C è una tipica compensazione per 5

11 effetto Miller. Si applica quando i due poli principali del circuito sono molto vicini tra loro, quindi due nodi ad alta impedenza, uno all ingresso e l altro all uscita di uno stadio di guadagno invertente, come nel caso di un Source Comune o un Emettitore Comune. A seguito della compensazione i poli del circuito subiscono l effetto del Pole Splitting, i poli cioè si allontanano: uno assume una frequenza più bassa e l altro più alta rispetto alle loro posizioni originali. uso di questo tipo di compensazione però, causa la nascita di uno zero nel semipiano destro che viene compensato dimensionando opportunamente il resistore R C, anche detto Nulling Resistor, garantendo pertanto le condizioni di stabilità desiderate. 6

12 Capitolo 2 Progettazione Carta e Penna a prima fase di progettazione avviene carta e penna al fine di dimensionare opportunamente i transistori partendo da alcune specifiche di progetto. 2.1 Specifiche di progetto e specifiche di progetto imposte dalla progettazione sono GB > 6 MHz; DC Gain > 60 db; C = 100 pf; I DD < 200 µa; V DD = 2.5 V. Si hanno pertanto delle specifiche sulla Banda, sul Guadagno in continua e sul consumo, oltre che sul carico e sulla tensione di alimentazione. 7

13 2.2 Progettazione Per poter valutare la corrente sul primo blocco imponiamo una specifica sulla densità spettrale di potenza di rumore S n (f) = 100 nv 2 Hz (2.1) e questa deve coincidere con la densità spettrale di potenza di rumore associata al primo blocco [ 8 kt S n (f) = g m1 ( 1 + g )] m3,4 g m1 (2.2) Al fine di evitare che la coppia M 3 M 4 partecipi al rumore per fare quindi in modo che tutto il rumore sia prodotto dalla sola coppia differenziale, si pone g m1 = 3 g m3,4 (2.3) pertanto la formula (2.2) diventa [ 8 kt S n (f) g m1 ] (2.4) da cui, invertendo, si ottiene una espressione per g m1 [ 8 kt g m1 = 2 3 ] 1 = 221 µs (2.5) S n (f) e dalla (2.3) g m3,4 = g m1 3 = 74 µs (2.6) Successivamente, sfruttando la definizione di ω GB 2πω GB = A p 1 = g m1 g m2 R 01 R 02 1 g m2 R 01 R 02 C C = g m1 C C (2.7) 8

14 da cui si ricava una espressione per C C C C = g m1 2πω GB (2.8) Dato che la specifica sulla frequenza di GB è f GB > 6MHz, in realà da questa espressione si ottiene una C CMAX C CMAX = g m1 2πω GB = 5.9 pf (2.9) Per poter trovare un valore di corrente sulla coppia differenziale si impone un valore tipico per lo Slew Rate SR = 10 V µs (2.10) da cui, dato che si ottiene SR int = 2 I D1 C C (2.11) I D1 = C CSR 2 = 30 µa (2.12) e dalla relazione che lega g m1 alla corrente si ricava il fattore di forma e per la (2.3) si trova = 1 = 3,4 g2 m1 2 k n I D1 = 13.7 (2.13) g 2 m1 9 2 k p I D1 = 4.76 (2.14) Per poter dimensionare lo stadio d uscita si impone la simmetria tra M 3, M 2a e M 2b, realizzando di fatto uno pseudospecchio di corrente. a simmetria si impone attraverso le V DSsat V SDsat3 = V SDsat2a = V DSsat2b (2.15) 9

15 dove V DSsat = I D k (2.16) da cui si ottiene I D2 e, imponendo la corrente sul ramo d uscita = I D3 (2.17) 2a 3 I D2 = 80 µa (2.18) si ottiene Per il secondo transistore invece = I D3 2a I D2 = 12.7 (2.19) 3 I D2 k n = 2b I D2 k p (2.20) 2a e si ricava Questo permette inoltre di avere g m2a = g m2b = = k p 2b k n 2I D2 k p = 4 (2.21) 2a = 196 µs (2.22) 2a e g m2 = g m2a + g m2b = 392 µs (2.23) Noto il valore della transconduttanza dello stadio d uscita g m2 si calcola la resistenza del ramo di compensazione R C R C = C + C C g m2 C C C g m2 C C = 43 kω (2.24) 10

16 Restano infine da dimensionare lo stadio centrale del traslatore di livello e i transistori dello specchio di polarizzazione. Per il transistore M 5 si ricorre alla simmetria dello pseudospecchio di corrente usata per dimensionare lo stadio d uscita. Pertanto imponendo V DSsat5 = V SDsat3 (2.25) si ricava = I D5 k p 5 I D3 k n (2.26) 3 Imponendo il valore della corrente che scorre sul transistore M 5 si ottiene il fattore di forma I D5 = 50 µa (2.27) = 2.5 (2.28) 5 che corrisponde al fattore di forma minimo per la tecnologia utilizzata. Il fattore di forma del transistore M 6 viene posto anch esso al valore minimo offerto dalla tecnologia, pertanto = 2.5 (2.29) 6 i transistori rimasti, invece, sono vincolati dal rapporto a specchio con M 6 in base al valore del generatore di corrente I R. Conviene sempre fissare il generatore ad un valore molto basso, ad esempio si fissa I R = 10 µa (2.30) da cui si ricavano i restanti fattori di forma tenendo conto che I D7 = 60 µa 11

17 e I D8 = 50 = I D7 7 I R = I D8 8 I R = 15 (2.31) 6 = 12.5 (2.32) Correzione Parametri a maggior parte dei parametri valutati nel paragrafo precedente tiene conto del valore massimo applicabile al condensatore C C. Fissando un valore più basso al fine di rispettare la specifica sulla banda, ad esempio C C = 5 pf (2.33) tutti i parametri dipendenti direttamente o indirettamente da questa capacità devono essere rivalutati. Per quanto riguarda il primo blocco i parametri da modificare sono I D1 = 25 µa (2.34) = (2.35) 1 = 5.7 (2.36) 3,4 12

18 Nel secondo stadio di guadagno le correzioni da apportare sono Infine il traslatore di livello e gli specchi = (2.37) 2a = 5.9 (2.38) 2b g m2a = g m2b = 235 µs (2.39) g m2 = 470 µs (2.40) I D5 = 40 µa (2.41) I D7 = 50 µa (2.42) I D8 = 40 µa (2.43) = 3 (2.44) 5 = 12.5 (2.45) 7 = 10 (2.46) 8 Restano da fissare i valori delle lunghezze e delle larghezze di canale di tutti i transistori. I valori minimi imposti dalla tecnologia sono min = 1.5 µm (2.47) min = 0.6 nm (2.48) ma mantenere la lunghezza di canale al minimo rischia di rendere evidente l effetto di modulazione del canale che porterebbe ad allontanare il sistema dal funzionamento desiderato. 13

19 Per questo motivo conviene aumentare la ponendola = 1 µm (2.49) e definendo tutte le larghezze di canale in base al fattore di forma e approssimandole per eccesso al valore intero successivo. Pertanto si ottiene TRANSISTORE FATTORE DI FORMA ARGHEZZA M M 2a M 2b M 3, M M M M Fissati tutti i parametri si può procedere con la realizzazione del circuito all interno di un simulatore per verificare che il sistema funzioni rispettando le specifiche ed effettuare eventuali modifiche per migliorarne le prestazioni. 14

20 Capitolo 3 Simulazioni su Cadence a fase successiva è l utilizzo di un simulatore per verificare ed ottimizzare i calcoli fatti in precedenza. Il simulatore usato è il Cadence che permette di effettuare differenti simulazioni in contemporanea oltre che la realizzazione accurata del layout del circuito. Per tutte le simulazioni è stata considerata una temperatura di 27 C. 3.1 Punto di avoro analisi del punto di lavoro viene effettuata collegando il circuito come mostrato in Figura 3.1 Inserendo i valori calcolati nel capitolo precedente, però, l analisi del punto di lavoro è fallimentare: alcuni transistori si trovano in regione di triodo e non in saturazione; nel ramo d uscita entrambi i transistori si trovano in interdizione; le correnti nel circuito sono eccessivamente alte. Da una prima analisi visiva risulta evidente che l alimentazione è insufficiente, pertanto viene aumentata a V DD = 3 V. Questo permette di portare il ramo d uscita da interdizione a sottosoglia, di portare tutti gli altri transi- 15

21 I R V DD 0.5 V DD C C Figura 3.1: Circuito per il Punto di avoro e l Analisi in Frequenza stori in saturazione e di abbassare notevolmente le correnti sugli stadi primo e intermedio. Per portare i transistori M 2a M 2b in regione di saturazione e per poter aumentare opportunamente la corrente su questo ramo è necessario aumentare la loro V GS. Questo si ottiene variando dimensioni sia dei due transistori in questione, sia del traslatore di livello M 5 fino ad ottenere i valori di polarizzazione corretti. Anche i transistori dello specchio di corrente vengono modificati. A seguito delle nuove modifiche il nuovo sistema avrà i seguenti valori 16

22 TRANSISTORE ARGHEZZA UNGHEZZA M M 2a M 2b M 3,4 6 1 M M M M Inoltre, per poter garantire una opportuna compensazione per la nuova rete di retroazione si avrà R C = 40 kω e C C = 4 pf. Queste modifiche consentono di avere tutti i transistori nella corretta regione di funzionamento. Inoltre la corrente totale che scorre nel circuito, data dalla somma della corrente sui vari rami (escluso il ramo in cui è presente il generatore di corrente I R ) I D = I D7 + I D8 + I D2 = µa µa µa = µa (3.1) rispettando pertanto la specifica di consumo di corrente che prevedeva I D < 200 µa (3.2) 3.2 Risposta in Frequenza Usando lo stesso circuito visto in Figura 3.1 e svolgendo l analisi in frequenza otteniamo il diagramma di Bode e informazioni sul guadagno, margine di fase e ω GB. 17

23 Il diagramma di Bode del circuito per verificare l andamento del guadagno e della fase al variare della frequenza, è il seguente Figura 3.2: Diagramma di Bode per il Modulo e per la Fase Il guadagno in DC, quindi per f = 0, è A(0) = db (3.3) e questo valore rispetta la specifica richiesta di A(0) > 60 db. Il margine di fase, per poter avere un circuito stabile, deve essere compreso tra i 60 e i 90, sebbene valori tipici oscillano preferibilmente tra i 60 e i 70. Il margine di fase del circuito MF = (3.4) sebbene questo sia più alto dei valori tipici si trova in ogni caso nel range di valori che garantisce la stabilità. Infine la ω GB, il prodotto tra la banda e il guadagno A(0) ω GB = MHz (3.5) 18

24 decisamente superiore al limite imposto dalla specifica ω GB > 6 MHz 3.3 Risposta al Gradino Il circuito utilizzato per l analisi della risposta al gradino è quello mostrato in figura. Da questo tipo di analisi si ricavano informazioni sullo Slew Rate, sull Offset e sul Tempo di Assestamento. e analisi effettuate sono due: nella prima si usa un generatore di tensione ad onda quadra di ampiezza 50 mv ; nella seconda il segnale in ingresso è un onda quadra di ampiezza 500 mv. Per la valutazione del Tempo di Assestamento si assume una fascia dell 1% del valore a regime. I R V DD V in C Figura 3.3: Circuito per l analisi della risposta al gradino mv pp a prima analisi, con in ingresso un gradino a 100 mv P P, fornisce la risposta mostrata nelle tre figure sotto. 19

25 Figura 3.4: Risposta al Gradino 100 mv P P Figura 3.5: Risposta al Gradino 100 mv P P, dettaglio Figura 3.6: Risposta al Gradino 100 mv P P, IN e OUT sovrapposti 20

26 Dallo studio di questi grafici si possono valutare i parametri desiderati. Per quanto riguarda lo Slew Rate SR + = V µs SR = V µs (3.6) Offset OS = mv (3.7) Il Tempo di Assestamento all 1% t S = ns (3.8) Il valore di Offset trovato, sebbene ad una prima impressione possa sembrare alto, in realtà rientra negli standard di questo tipo di amplificatori in classe AB V pp Variando l ampiezza del segnale a 1 V P P la risposta ottenuta è quella mostrata nelle immagini a seguire. Dai grafici otteniamo i valori cercati. Per quanto riguarda lo Slew Rate SR + = V µs SR = V µs (3.9) Offset OS = mv (3.10) Il Tempo di Assestamento all 1% t S = ns (3.11) 21

27 Figura 3.7: Risposta al Gradino 1 V P P Figura 3.8: Risposta al Gradino 1 V P P, dettaglio 22

28 Figura 3.9: Risposta al Gradino 1 V P P, IN e OUT sovrapposti 3.4 PSRR Per valutare il PSRR si fa uso dello stesso circuito mostrato in Figura 3.1 con la differenza che in questo caso nel generatore d ingresso viene posto il valore acm = 0. Questo parametro misura il valore massimo di rumore d alimentazione tollerabile dal nostro sistema. a formula generale per calcolare il PSRR (misurato in db) ( ) VS P SRR = 20 log 10 V out (3.12) possiamo definire questo parametro anche come il valore minimo della differenza tra l uscita differenziale in db (quando acm = 1) e l uscita del nostro circuito (con acm = 0) in db. Il nostro circuito presenta pertanto un valore di PSRR pari a P SRR = db (3.13) 23

29 3.5 CMRR Il parametro CMRR misura la capacità di un amplificatore differenziale di respingere i segnali di modo comune tra i terminali d ingresso. Anche questo viene misurato in db e ha formula ( ) Ad 20 log 10 A cm dove A d è il guadagno differenziale e A cm è il guadagno di modo comune. (3.14) Il circuito di test utilizzato nel simulatore è quello mostrato in figura I R V DD 0.5 V DD C C Figura 3.10: Circuito per l analisi di Modo Comune o studio del CMRR fornisce il seguente grafico È interessante valutare il minimo di questa curva il cui valore è CMRR min = db (3.15) 24

30 Figura 3.11: CMRR 3.6 Rumore Equivalente in Ingresso Il circuito di test è quello usato in Figura 3.3. Per valutare il Rumore Equivalente in Ingresso si deve effettuare una analisi di piccolo segnale al fine di determinare il parametro Squared Input Noise. Rappresenta il generatore di rumore che dovremmo mettere in ingresso al sistema noiseless per ottenere in uscita una potenza di rumore equivalente alla rete reale. analisi in questo caso fornisce il seguente grafico Figura 3.12: Rumore questo mostra l andamento del rumore al variare della frequenza. 25

31 3.7 THD Il THD è un parametro che misura la distorsione armonica introdotta in un segnale dal sistema elettronico che lo processa. Se il valore del THD è troppo elevato la forma d onda d uscita risulterà eccessivamente distorta rispetto al valore atteso. Per poter valutare il THD si usa il circuito di test mostrato in figura. Il generatore di tensione fornisce un segnale sinusoidale di 100 mv P P a frequenza f = GB/10. o strumento a cui vanno collegati ingresso e uscita è un analizzatore di spettro che permette di valutare le varie armoniche e confrontarle con la fondamentale. FOURIER I R V DD in in C Figura 3.13: Circuito per l analisi del THD analisi di Fourier con l analizzatore di spettro, pertanto, permette di valutare l influenza delle varie armoniche rispetto alla fondamentale. Del THD viene valutato il suo valore percentuale; un sistema che non introduce nessun tipo di distorsione sui segnali avrà T HD = 0%. Nel nostro sistema il valore ricavato è T HD = 34.6 m% = % (3.16) 26

32 Caso Typical UoM -10 C 27 C 85 C A(0) db M F GB Hz M M M f t Hz M 11.8 M M CMRR DC db OF F SET V m m m SR + V/s M M M SR V/s M M M P SRR db t s s n n n T HD % m 34.6 m m 3.8 Corner Analysis Tabella 3.1: Tipical Fino ad ora è stato valutato unicamente il modello Typical alla temperatura di 27 C. Per completare l analisi circuitale e per valutare la robustezza del circuito andranno valutati anche altri modelli (i modelli corner) a varie temperature. In particolare le temperature richieste per l analisi sono oltre a 27 C, anche 10 C e 85 C. Gli altri 4 modelli da valutare saranno i modelli Slow-Slow, Slow-Fast, Fast- Slow e Fast-Fast; slow e fast si riferiscono alle caratteristiche di funzionamento dei transistori NMOS e PMOS presenti nel circuito. I risultati delle simulazioni effettuate per tutti i modelli alle temperature richieste sono riportati e sintetizzati nelle seguenti tabelle. 27

33 Caso Slow UoM -10 C 27 C 85 C A(0) db M F GB Hz M M M f t Hz M M M CMRR DC db OF F SET V m m m SR + V/s M M 2.9 M SR V/s M M M P SRR db t s s n n n T HD % m m m Tabella 3.2: Slow Caso Slow-Fast UoM -10 C 27 C 85 C A(0) db M F GB Hz 11.2 M 10 M M f t Hz M M M CMRR DC db OF F SET V m m m SR + V/s M M M SR V/s M M M P SRR db t s s n n n T HD % m m m Tabella 3.3: Slow-Fast 28

34 Caso Fast-Slow UoM -10 C 27 C 85 C A(0) db M F GB Hz M M 8.49 M f t Hz M M M CMRR DC db OF F SET V m m m SR + V/s M 5.05 M M SR V/s M M M P SRR db t s s n n n T HD % m m m Tabella 3.4: Fast-Slow Caso Fast UoM -10 C 27 C 85 C A(0) db M F GB Hz M M M f t Hz M M M CMRR DC db OF F SET V m µ µ SR + V/s M M M SR V/s M M M P SRR db t s s n n n T HD % m m m Tabella 3.5: Fast 29

35 3.9 ayout Verificata la robustezza del circuito tramite le Corner Analysis si può ultimare la fase di progettazione realizzando il layout del circuito, cioè realizzando la vista di quello che sarà il circuito fisico. a fase di layout permette di effettuare gli orientamenti e i collegamenti dei transistori, di verificarne la funzionalit e di considerare e correggere eventuali errori o interferenze causati da effetti parassiti e posizionamenti errati. Durante la fase di realizzazione di layout particolare attenzione viene prestata alla realizzazione della resistenza R C e della capacità C C, dato che per ottenere i valori desiderati è fondamentale definire opportunamente le dimensioni. In particolare per realizzare la capacità C C è stata occupata una superficie di circa 4500 µm 2 Infine il circuito realizzato si presenta così Figura 3.14: ayout 30