Progetto di un ASIC per un Dosimetro in Diamante Monocristallino

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1 DOTTORATO DI RICERCA IN INGEGNERIA ELETTRONICA XXIII CILCO DOTTORALE Progetto d un ASIC per un Dosmetro n Damante Monocrstallno Ing. Francesco Petullà A.A. 2010/2011 Tutor: Ing. Valentno Orsoln Cencell Coordnatore: Prof. Francesco de Notarstefan

2 Indce 2 Indce 1. Abstract 4 2. Ambto d applcazone Pan d trattamento Clnc Dosmetra Dosmetr Sensor per Dosmetr Camera a onzzazone Sensor ntegrat Dod MOSFET Sensore n Damante Requst Panoramca de possbl canal d acquszone Archtettura a Source Follower Archtettura a modulazone d gate Archtettura ad amplfcatore d trans - mpedenza Archtettura con schema a BGMI Fase Prelmnare d Progetto Canale a doppa rampa Canale BGMI Generatore d test Canale a doppa rampa Progetto Revsone d progetto Smulazon Layout Rsultat Canale BGMI Progetto Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 2

3 Indce Smulazon Layout Rsultat Prmo Test Funzonale Test con l sensore n damante Generatore d Test Smulazon Layout Rsultat DIARAD-I Pnout d DIARAD-I Revsone 2 dell ASIC DIARAD-II Pnout d DIARAD-II A. Progetto de blocch funzonal per l ASIC 66 A.1. Adattamento dell Operazonale G A.2. Desgn del comparatore A.3. Desgn del Bandgap reference Voltage A.4. Traslator d lvello A.5. PAD I/O A.6. Logche B. Parametr per le smulazon 79 C. Banco d Test 80 D. Software d acquszone 90 D.1. Classe XEM D.2. Classe darad TB D.3. Interfacca grafca E. Frmware FPGA 96 F. Scrpt per smulazon Montecarlo 119 Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 3

4 1. Abstract 4 1. Abstract Il progetto DIARAD dell INFN (Istuto Nazonale d Fsca Nucleare) nasce dalla cooperazone delle sezon INFN delle Unverstà d Roma: Roma Tre e Tor Vergata, e dell Unverstà d Torno, per la realzzazone d un dosmetro costtuto dall elemento sensble n damante, e dall elettronca d lettura ntegrata su slco. Nello specfco la sezone d Roma Tre s è occupata del progetto elettronco, la sezone d Tor Vergata dello svluppo del sensore e la sezone d Torno d effettuare msure su prm campon del sensore. Nel lavoro d tes d dottorato m sono occupato dello svluppo dell ASIC (Applcaton Specfc Integrated Crcut) atto ad ntegrare le corrent provenent dal sensore, ed anche a al progetto del banco d prova per realzzare le verfche funzonal d questo crcuto ntegrato. In una fase prelmnare, n collaborazone con la sezone d Roma Tor Vergata, ho defnto requst n termn d ntervallo d corrent, durata del tempo d ntegrazone e numero d canal d acquszone. Successvamente m sono dedcato al progetto dell ASIC, partendo da una anals della letteratura nerente per verfcare qual tp d canal d acquszone fossero pù done per l applcazone come dosmetro. Ho defnto due tp d elettronca d lettura, l prmo dedcato all acquszone delle corrent durante l funzonamento con dose tpca de pan d trattamento (d norma 1 pa pa); l secondo canale l ho progettato n modo da avere la possbltà d valutare le corrent d buo del sensore (tpcamente mnor d 1pA), al fne d poterne fare una pena caratterzzazone anche senza l auslo d strumentazone esterna (elettrometro). All nterno del crcuto ntegrato ho prevsto un generatore d corrente d test, capace d generare corrent dell ordne delle centnaa d fa ( A), per poter verfcare l funzonamento de canal d ntegrazone anche senza collegare l sensore n damante all ASIC. Nel mo lavoro d tes ho utlzzato la tecnologa a 0.18um della UMC, e m sono occupato dello svluppo d tutte le lbrere d component, sa analogc che dgtal, necessare allo svluppo d un ASIC: dalle sngole porte logche, agl operazonal e a pad d ngresso/uscta. Il desgn kt fornto dalla fondera UMC non è penamente ntegrato con l ambente d Cadence, per cu m sono occupato dello svluppo d uno scrpt che consente d realzzare le smulazon Montecarlo, che automatcamente modfca e predspone le netlst per l avvo della smulazone. Nel perodo d tempo necessaro alla realzzazone fsca dell ASIC m sono dedcato allo svluppo della scheda d test da me progettata e realzzata con component elettronc commercal. Questa scheda d test, accoppata ad una FPGA d tpo Xlnx Spartan III è capace d generare tutt rferment ed segnal d controllo necessar all ASIC per l suo funzonamento. Realzzata la scheda d test m sono dedcato qund allo svluppo del programma (frmware) dell FPGA, progettato con una archtettura del tpo a logca cablata. Per acqusre Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 4

5 2. Ambto d applcazone 5 dat, tramte nterfacca USB, ho realzzato un applcatvo n C++ dotato d nterfacca grafca e basato sulle lbrere grafche Qt4.2. Tramte l banco d test così realzzato ho potuto effettuare le verfche funzonal sull ASIC, che hanno avuto esto parzalmente postvo. Infatt, avendo prevsto le protezon contro le scarche elettrostatche anche su pad analogc, e vst lvell de segnal n corrente da dover analzzare, ho rscontrato che le pene funzonaltà dell ASIC sono degradate quando canal d acquszone sono collegat al mondo esterno, mentre rsultano penamente funzonant e con comportamento conforme a requst se lavorano con segnal d test generat all nterno dell ASIC. Per questo motvo ho realzzato una seconda revsone, rmuovendo da crcut analogc tutte le protezon. Prendendo spunto da questo problema, ho progettato un crcuto per correggere le corrent d perdta ntrodotte da dspostv d protezone; questo è costtuto da una rete d blancamento delle protezon stesse che è possble regolare per mezzo d due DAC. Ho termnato qund l mo lavoro d dottorato nvando alla fondera la seconda revsone dell ASIC. 2. Ambto d applcazone Il progetto DIARAD ha lo scopo d realzzare un dosmetro ntegrato per un sensore n damante mono-crstallno. Il campo d applcazone prncpale è quello della dosmetra ed n partcolar modo ne settor della radodagnostca medca e della radoterapa. Un dosmetro è lo strumento per mezzo del quale s valuta la dose assorbta da un soggetto al fne d determnare eventual dann bologc dervant dall esposzone alla radazone onzzante. Il trattamento d una patologa tumorale prevede dverse sesson d trattament n cu l pazente deve assorbre una dose d radazone attentamente studata per l suo caso. Lo scopo d questo trattamento è quello d danneggare e portare alla morte tessut affett da tumore e preservare quell san. A tal fne vengono studat appost trattament n cu l oncologo e l fsco medco studano l proflo d ntenstà d radazone che vene erogata al pazente. L esposzone alla radazone onzzante deve essere controllata, qund è necessaro realzzare delle sesson d test mrate a verfcare la corrspondenza fra trattamento studato e quello che sarà effettvamente erogato n termn d proflo spazale d ntenstà. Questa operazone è realzzata medante de fantocc a qual vengono applcat de dosmetr, tpcamente delle camere a onzzazone. Il fasco d radazone o d on pesant, quando s tratta d adroterapa, vene opportunamente modulato per mezzo d strutture n pombo, che attvate al momento opportuno rescono a creare l proflo desderato. Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 5

6 2. Ambto d applcazone 6 Le camere a onzzazone n forma sngola, o come array, vengono lette una alla volta con degl elettrometr, che come è noto sono strument partcolarmente costos e poco adatt a leggere n manera agevole array d sensor Pan d trattamento Clnc Un pano d trattamento è un nseme d sedute n cu l pazente rceve ogn volta una parte della dose totale necessara ad elmnare le cellule tumoral. Lo studo d un pano d trattamento è un passo fondamentale per l successo d una terapa che un pazente deve segure. Prma che questo accada l oncologo stablsce la quanttà, l tpo e la dstrbuzone d radazone che l pazente rceverà. Il processo che porta alla defnzone d un pano d trattamento prevede una prma fase d anals n cu s decde dove la radazone nvestrà l pazente. Successvamente vene stablta la confgurazone spazale e d ntenstà che comporrà l fasco d radazone durante la terapa. Al termne d cò v è una fase d test n cu è necessaro verfcare che l proflo d radazone studato sa effettvamente generato e qund erogato al pazente. Questo avvene con smulazon n cu vene rcreato l corpo del pazente con un fantocco, corredato da dvers dosmetr che regstrano la dose rcevuta. Al termne della smulazone s regstrano gl effettv valor d dose e s valuta[1] e corregge l pano d trattamento. Ad ogg pan d trattamento vengono studat, smulat e verfcat graze anche all uso d software dedcat per mezzo de qual è possble defnre la tpologa d fasco, la quanttà d dose e la sua dstrbuzone [2]. I dspostv per mezzo de qual s svluppano pan d trattamento sono costtut da array d camere a onzzazone con un volume par a frazon d mm cubo cascuna, e ognuna d queste vene letta per mezzo d array d ASIC (Applcaton Specfc Integrated Crcut), ognuno de qual assolve la funzone d un elettrometro[3]. Le recent tecnche d rado - terapa del tpo Intensty Modulated Radaton Therapy (IMRT), adottano fasc d radazone ad alta ntenstà concentrat n volum molto rstrett. La contnua necesstà d verfcare dvers pan d trattamento ha reso necessaro lo svluppo d nuov tp d sensor adatt a rvelare la radazone onzzante, che abbano elevata rsoluzone, dmenson contenute, resstenza alla dose e alla frequenza d rcezone d dose. É stato dmostrato che per combattere cert tp d tumore è necessaro verfcare l effettva dose rlascata con precsone dell ordne del ±5%[4]; per raggungere quest lmt occorrerebbe un sensore dalle dmenson d poch cm 2, e con la rsoluzone d un CCD, per fotografare la dstrbuzone d dose, che n applcazon d IMRT o IORT (Intra Operatory Radaton Therapy) può raggungere valor elevat e qund, è necessaro avere smulazon del pano d trattamento l pù possble accurate. Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 6

7 3. Dosmetra 7 3. Dosmetra La dosmetra è la branca della scenza che studa l assorbmento della radazone da parte dalla matera; n partcolare la dosmetra può fare rfermento a radazone onzzante o meno, n ambto clnco tuttava, s parla esplctamente d dose come quanttà d energa ceduta dalla radazone onzzante all untà d massa. L untà d msura accettata dal SI per la dose assorbta è l Gray: [Gy] = [J] [kg] (3.1) La dose assorbta vene osservata per mezzo d msure calormetrche, che tuttava non sono d uso comune e pratco. S prefersce msurare la dose assorbta medante msure ndrette d altre grandezze fsche puttosto che osservare un aumento della temperatura della massa che assorbe la radazone dovuto ad effetto joule. Per quantfcare la dose n relazone alle condzon d rradazone (dvers tp d radazone: X, gamma, α, β, on), s ntroduce la dose equvalente, che è rferta alla dose come: H = D Q (3.2) dove Q è un fattore d qualtà defnto come n 3.3 e che rapporta la radazone n oggetto a quella equvalente d un fasco d ragg X a 200 kev. Q = D 200keV,X D R = [Sv] (3.3) L untà d msura per questa grandezza è l Severt Lo studo della radazone assorbta da tessut è d vtale mportanza n tutt que settor n cu le persone sono esposte, come lavorator o pazent, n quanto l effetto termco dovuto alla cessone d energa a tessut non è d mmedata rlevazone, ed è suffcente per danneggare anche n manera rreversble e letale legam atomc e cellular. Ad esempo se s consdera la radazone d 1 Gy ceduta ad 1 kg d acqua (assmlable a tessut uman), s produce un ncremento d temperatura, calcolato a partre dal calore specfco dell acqua par a: T = E c H2 O m = D c H2 O C (3.4) questo leve ncremento sebbene mpercettble è assocato ad una energa potenzalmente dannosa per tessut bologc. In tabella 1 sono rportat valor tpc della dose per alcun trattament clnc. Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 7

8 3. Dosmetra Dosmetr addome mdollo radoscopa 10 mgy 20 mgy 100 mgy/mnuto Tabella 1: Valor d dose assorbta relatva a trattament clnc Un dosmetro è uno strumento che resce a msurare la dose assorbta d radazon onzzant. Le grandezze tpche che un dosmetro può msurare sono: esposzone alla radazone [C][Kg 1 ] dose assorbta [J][Kg 1 ] o [Gy] Cò che è alla base del funzonamento d un dosmetro è l elemento trasduttore sensble alla radazone d nteresse, che assoca alla dose d radazone rcevuta la varazone d una grandezza come una carca elettrca, una corrente elettrca o una tensone. Le prncpal caratterstche d un dosmetro sono la precsone: ndca la possbltà d effettuare con l dosmetro msure rpetute della dose quando vene mantenuto lo stesso banco d msura, e d rlevare qund l medesmo valore medo entro lmt ragonevol d devazone standard; l accuratezza: ndca quanto l valore msurato dal dosmetro sa prossmo al valore reale d dose; la lneartà: l dosmetro è lneare quando alla dose vene assocato un valore d msura proporzonale. Come tutt sstem fsc real un dosmetro presenterà un ntervallo d dose per cu la sua rsposta sarà lneare. Al d fuor d questo ntervallo le nterazon della radazone con l dosmetro fanno s che la funzone msura sa alterata e present de fenomen d saturazone. Soltamente quest fenomen d saturazone sono present alle estremtà dell ntervallo d dose msurable. la dpendenza dalla dose: o dalla frequenza d rlasco della dose, ndca quanto le caratterstche del dosmetro sono dsturbate, n termn d lneartà della msura, dalla quanttà d dose nell untà d tempo, portando ad esempo spacevol effett d saturazone durante la msura. dpendenza dalla poszone: ndca se l dosmetro ha poszon relatve rspetto alla radazone ncdente che ne alterano la capactà d msura Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 8

9 4. Sensor per Dosmetr 9 rsoluzone spazale: la msura della dose è una msura puntuale e qund tanto pù l dosmetro approssma l punto materale tanto pù accurata sarà la msura della dose rferta allo spazo crcostante. 4. Sensor per Dosmetr 4.1. Camera a onzzazone Una camera a onzzazone è una cavtà realzzata con materale conduttvo pena d gas al centro della quale è presente un elettrodo. Il passaggo della radazone crea una coppa d on all nterno del gas che sostene una corrente elettrca. La lettura della camera a onzzazone è realzzata con un elettrometro: strumento capace d rlevare corrent n valore assoluto dell ordne de fa ( A) Sensor ntegrat La possbltà d ntegrare su slco sensor d dmenson dell ordne de mcron, consente d raggungere rsoluzon spazal elevate, le dmenson contenute d quest dspostv l rende adatt per la dosmetra n vvo Dod Un dosmetro realzzato con un dodo è una semplce gunzone p-n, preferblmente realzzata su substrato p, per applcazon d rado terapa. La radazone colpendo la gunzone crea coppe elettrone-lacuna che sostengono la fotocorrente proporzonale alla carca generata e qund alla dose assorbta. I dod n slco sono soltamente usat n assenza d polarzzazone, per lmtare le corrent d buo, e sono d dmenson contenute se comparat alle camere a onzzazone, qund consentono d raggungere mglor prestazon n termn d rsoluzone spazale MOSFET Un dosmetro può essere realzzato anche con un transstor MOS che abba un ossdo d gate spesso ( µm)[5]. Il processo tecnologco deve realzzare sotto l nterfacca S- SO2 delle trappole per portator d carca generat dalla radazone ncdente [6][7]. La grandezza msurable proporzonale alla dose è la varazone della tensone d sogla del transstor. Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 9

10 5. Sensore n Damante Sensore n Damante Negl ultm ann l damante, naturale o crescuto per tecnca d deposzone da fase vapore (CVD), s presenta come un ottmo materale per costrure sensor per applcazon d radodagnostca e radoterapa. É stato dmostrato come l damante sa anche un valdo sosttuto per la dosmetra a Termolumnescenza [8], noltre è stato dmostrato come sensor n damante sano anche ottm sosttut delle camere a onzzazon n applcazon che rchedono elevata rsoluzone spazale [9]. Altr tp d trattamento, n cu vengono utlzzat on pesant per bombardare le cellule tumoral, rchedono partcolar caratterstche d resstenza alla radazone, cu l damante, graze alle sue caratterstche, rsulta essere doneo [10]. Il damante, naturale o sntetco, s è qund affermato come materale ottmo alla creazone d sensor sa per terape convenzonal che per adroterapa. Le sue prncpal caratterstche sono la sua resstenza ntrnseca alla radazone, la sua elevata band-gap, che consente d raggungere valor d corrent buo estremamente basse dell ordne d A, n aggunta è un ottmo conduttore termco ed ha una equvalenza d tessuto che rsulta essere mportante per le anals n vvo. Il damante naturale sebbene doneo come quello sntetco, è molto dffcle da reperre n termn d lvello d purezza rchesta, e presenta una rsposta dpendente dalla dose. Per questo motvo è molto pù convenente, soprattutto n termn economc, utlzzare damante sntetco, tpcamente damante crescuto per CVD n condzon d alta pressone ed alta temperatura (HPHT) che, sebbene non abba le caratterstche d purezza d un damante naturale, rmane comunque un ottmo canddato come materale per dosmetra, come dmostrato dalla sua ampa dffusone[11]. Il sensore che verrà utlzzato n questa tes d dottorato è svluppato ne laborator d Tor Vergata dal Prof. M. Marnell [12] a partre da un substrato d damante commercale d 4x4x0.4 mm 3, su cu vene crescuto uno strato d 22um d damante ntrnseco. Il campone ottenuto è schematzzato n fgura 1. Fgura 1: Struttura del sensore Una msura d lneartà è stata eseguta con foton a 10 MeV, e la caratterstca è rportata n fgura 2. La rsposta temporale per mpuls tpc de pan d trattamento Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 10

11 5. Sensore n Damante 11 clnc è mostrata n fgura 3. Fgura 2: Caratterstca d lneartà del sensore d Tor Vergata Fgura 3: Caratterstca corrente - tempo con foton a 10 MeV Una msura corrente - tensone del sensore, è mostrata n fgura 4: come s può vedere l valore d resstenza s stablzza a partre dalla zona d lavoro n corto crcuto. Il valore tpco della resstenza d shunt equvalente d questo dspostvo s attesta attorno a valor dell ordne de Ω e una capactà dell ordne della decna d pf. Questo dspostvo, graze al potenzale d bult-n che s svluppa all nterfacca fra lvell crescut sul substrato, resce ad operare senza la necesstà d una tensone Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 11

12 5. Sensore n Damante 12 Fgura 4: Caratterstca IV e CV del sensore SSCD n versone non ncapsulata Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 12

13 6. Requst 13 d polarzzazone esterna. Questo sensore è gà stato testato n ambto clnco e s presta ad assolvere le funzon de classc sensor per dosmetra clnca [13]. R C Ω < 50 pf Tabella 2: Parametr R e C del sensore 6. Requst Dalle caratterstche del sensore realzzato ne laborator d Tor Vergata mostrate al 5, sono stat rcavat requst d base del progetto dell ASIC. Range d Corrente standard: pa Range d Corrente esteso: 10 fa pa costante d tempo caratterstca per l dosmetro: 100ms É stato espressamente rchesto un range d corrent per applcazon clnche n cu valor d corrente s trovano nell ntervallo d 1-200pA, ed è stato manfestato nteresse rguardo la possbltà d valutare le corrent d buo del sensore, quando questo non è rradato (valor nferor a 1 pa). Questo nteresse non ha scop clnc ma d verfca delle caratterstche del sensore n fase d produzone n laboratoro. S deve tenere presente che nel laboratoro d Tor Vergata è stato gà prodotta una matrce [13] 3x3, che verrà utlzzata per l montoraggo n vvo durante l rraggamento de pazent, ed è necessaro qund prevedere 9 canal d lettura sull ASIC. Vsto che una delle applcazon è l montoraggo n tempo reale del fasco d radazone, ho proposto che l ASIC possa leggere l array n manera tale da garantre almeno 15 frame al secondo. Range d Corrente standard Range d Corrente esteso Tempo max ntegrazone Frame rate Dmenson array Tabella 3: Sntes de Requst 1-200pA 10fA -200pA 100ms 15 fps 3x3 Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 13

14 7. Panoramca de possbl canal d acquszone Panoramca de possbl canal d acquszone 7.1. Archtettura a Source Follower Il canale d lettura a Source Follower per Detector (SFD), è n pratca molto utlzzato n tutte quelle applcazon n cu l numero d pxel da ntegrare è elevato, graze alla sua semplctà crcutale ed alla sua compattezza. Lo schema d prncpo è rportato n fgura 5. Prst Nsam Vout Npol Fgura 5: Schema crcutale dell archtettura Source Follower per Detector (SFD) Il PMOS Prst effettua l reset della cella. L NMOS Nsam effettua l bufferng della corrente che flusce nel suo gate e carca la capactà d ntegrazone. L N- MOS Npol opzonalmente presente agsce come regolatore d corrente è può essere utlzzato per fare una correzone n tempo reale della corrente d buo del sensore. Questa cella è la cella base nella costtuzone d sensor d mmagne CMOS e prende l nome d cella 3T, vsta la presenza de 3 transstor. Con questa archtettura la polarzzazone del detector non rsulta stable n quanto esso è connesso al gate d Nsam che s carca attraverso la resstenza nterna del sensore, qund vene scartata Archtettura a modulazone d gate L archtettura a modulazone d gate, nota anche come Gate Modulaton Input (GMI), presenta una struttura del tpo a speccho d corrente che permette d amplfcare la corrente n ngresso con notevol benefc n termn del rapporto segnale rumore. Una nota negatva è dovuta al fatto che essendo presente uno speccho d corrente la bontà dell amplfcazone d questo stado rsede nel matchng de dspostv Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 14

15 7. Panoramca de possbl canal d acquszone 15 Det Mrst Cnt Vout Mn Mload Fgura 6: Archtettura a Gate Modulaton Input accoppat. La tecnca d nnalzamento della tensone d source su Mn aggunge la possbltà d avere un guadagno adattvo che può essere regolato n manera proporzonale alla corrente d buo del sensore. Tenuto conto della effcenza d nezone d corrente dal sensore allo stado d ngresso, da letteratura[14], è nota la amplfcazone n corrente d questo crcuto: [ ] I Kn K load load K load + V Sn + V th R D A = 1 + R D K (7.1) load I load che per valor d R D K load I load 1 consente d trascurare l valore R D. Anche questo frontend non consente d stablzzare la polarzzazone del sensore e non rsulta essere doneo all applcazone n questa tes Archtettura ad amplfcatore d trans - mpedenza La struttura ad amplfcatore d trans - mpedenza nota anche come Capactve Transmpedance Amplfer (CTIA) mostrata n fgura 7, presenta una capactà n retroazone negatva attorno all operazonale. Questa confgurazone presenta un benefco fondamentale che consste nella stabltà d polarzzazone del fotododo garantta dal nodo d ngresso dell operazonale. La possbltà d nserre dvers condensator n feedback consente anche d selezonare amp margn d funzonamento del crcuto varando l numero d condensator nella catena d retroazone. La presenza dell effetto Mller anche con condensator d modesto valore n feedback, rflette al nodo nvertente una capactà par a A v C, che auta a lmtare gl Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 15

16 7. Panoramca de possbl canal d acquszone 16 effett del rumore al nodo d ngresso e consente d raggungere confgurazon ad elevata sensbltà. Vpol Fgura 7: Capactve Transmmpedance Amplfer 7.4. Archtettura con schema a BGMI L archtettura a Buffered Gate Modulaton Input (BGMI), s basa sullo schema del crcuto GMI descrtto al paragrafo 7.2, ma rsulta essere ancora pù nteressante n quanto aggunge la possbltà d stablzzare l punto d lavoro del sensore graze alla presenza dell amplfcatore operazonale (ved fgura 8). Vctrl Vcom Vout Vsrc Fgura 8: Archtettura BGMI Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 16

17 8. Fase Prelmnare d Progetto 17 Con questa tecnca s può ottenere una amplfcazone n corrente che è ndpendente dalle varazon della tensone d sogla de transstor che costtuscono lo speccho d corrente[14]. 8. Fase Prelmnare d Progetto Nella fase prelmnare effettuo una anals delle caratterstche che dovrà avere l crcuto ntegrato, sa durante le prove funzonal sa quando sarà connesso alla matrce d damante. Le lnee guda che ho percorso sono le seguent: per poter controllare l corretto funzonamento dell ASIC devo prevedere un crcuto che consenta d generare delle corrent sml a quelle d segnale; per semplfcare l archtettura dell ASIC ho prevsto che gran parte delle lnee d controllo sano esterne, come anche le corrent e le tenson d polarzzazone; oltre al numero d canal necessar al suo funzonamento con la matrce, l ASIC deve avere un canale agguntvo per scop d test. Il sensore n damante presenta una elevata resstenza e bassa capactà equvalent n assenza d polarzzazone, e l ntento è quello d far lavorare la matrce n queste condzon n cu la polarzzazone è stable vene mglorata l effcenza d nezone. Questo parametro (η ), è defnto come l rapporto fra la corrente che entra nello stado d ngresso e la corrente che provene dal fotorvelatore; massmzzare questo rapporto sgnfca massmzzare l rapporto segnale - rumore del canale d lettura. La capactà d accumulo è la capactà del crcuto che ntegra l segnale d mmagazznare portator d carca fotogenerat per realzzare una conversone corrente - tensone. Per massmzzare questa grandezza soltamente s aumenta la capactà d ntegrazone, per mglorare anche l mmuntà al rumore, ma s deve trovare un gusto equlbro tra valore della capactà e dmenson del crcuto ntegrato che s ntende realzzare, n quanto l ntegrazone delle capactà comporta una notevole occupazone d area nel layout dell ntegrato. Il Range dnamco rchesto per questa applcazone s estende da 100 fa a 200pA e copre un ntervallo d 66 db; per coprre questo range dnamco ho decso d dedcare una parte dell ASIC alla gestone de segnal che l sensore genera con lvell d rraggamento tpc d un trattamento radotarapco; un altra parte è dedcata alla caratterzzazone delle corrent d buo. Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 17

18 8. Fase Prelmnare d Progetto Canale a doppa rampa L archtettura del canale utlzzato per leggere la matrce è costtuta da un ADC a doppa rampa. Questa archtettura garantsce elevat lvell d accuratezza[15] n quanto la conversone non dpende dalla capactà d ntegrazone e dalla frequenza d lavoro dell ADC, n pù è possble aumentare l lvello d accuratezza d conversone a patto d poter ntegrare per pù tempo l segnale d ngresso. Un eventuale errore d offset dovuto all amplfcatore o al comparatore può essere elmnato eseguendo dvers ccl d carca e scarca per msurare l valore d zero e d fondo scala dell ADC e poter qund realzzare una correzone dgtale a posteror. Il numero rdotto d canal, solo 9, e la possbltà d avere temp d ntegrazone molto lungh ( anche 100ms ), m consentono d utlzzare questa archtettura per ntegrare la corrente che provene dall array. La tecnologa con cu verrà realzzato l ASIC consente d predsporre condensator ntegrat anche d dverse decne d pf, n quanto vene dedcato un layer apposto fra l Metal5 ed l Metal6. Graze a quest accorgment la capactà che s realzza rsulta avere tolleranze dell ordne dello 0,5%. In fgura 13 è mostrato lo schema crcutale del canale a doppa rampa. Per questa soluzone sono necessar quest component: un amplfcatore operazonale, con guadagno ad anello aperto d almeno 60 db e un banda frazonata d almeno 4-5 MHz; un comparatore che stablsca l termne dell ntegrazone; de t-gate, d tpo analogco, un generatore d corrent d test nterno. Il funzonamento d questo ntegratore a doppa rampa deve prevedere delle lnee d controllo che: selezonano l segnale: dall array o dal generatore nterno; stablscono l nzo e la fne dell ntegrazone; determnano l reset della capactà d ntegrazone; abltano e dsabltano l contatore. Un ADC a doppa rampa, mostrato n fgura 13, rceve l segnale n corrente all ngresso e carca la capactà d ntegrazone. Essa s trova n reazone negatva Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 18

19 8. Fase Prelmnare d Progetto 19 fra l uscta dell operazonale e l nodo nvertente: questo fa s che la tensone d polarzzazone a questo nodo rmanga stable graze al prncpo del corto crcuto vrtuale, l altro capo del condensatore dmnusce l suo potenzale lnearmente, n manera proporzonale alla corrente n ngresso e alla capactà d ntegrazone. Nel frattempo l contatore è attvo. Quando la tensone scende al d sotto d una sogla d rfermento, l comparatore nva un segnale che determna la fne del conteggo e la parola all uscta dal contatore vene salvata n un regstro. Il canale d ntegrazone è organzzato n due sezon, la prma analogca, subto a valle del pad, realzza lo stado ntegratore; d seguto s trova la sezone de generator delle tenson e corrent d polarzzazone; fra la perfera analogca e quella dgtale c è un traslatore d lvello n quanto la parte analogca è almentata a 3.3V, mentre quella dgtale ad 1.8V. La perfera dgtale, rceve le lnee d controllo dal mondo esterno e per mezzo d una rete logca determna segnal d abltazone - nterruzone del conteggo Canale BGMI La struttura Buffered Gate Modulaton Input (BGMI), è una versone mglore dell archtettura GMI (ved fgura 6); questo crcuto presenta n ngresso uno speccho d corrente, che consente d raggungere una elevata effcenza d nezone, ha un basso nput referred nose, ma le sue prestazon sono legate alla stabltà del guadagno dello speccho ovvero alle tenson d polarzzazone e al matchng della coppa d ngresso[16]. Il crcuto BGMI amplfca drettamente la corrente n ngresso, e d solto questo è un problema n quanto asseme al segnale è sempre presente una corrente d fondo che vene amplfcata, e che contrbusce a far saturare la capactà d ntegrazone. In realtà questa caratterstca è rcercata nel mo progetto n quanto questo canale BGMI sarà utlzzato propro per valutare la corrente d buo, che nel caso d sensor n damante monocrstallno raggunge le centnaa d fa. Il crcuto BGMI estende la struttura gate modulaton nput (GMI) d fgura 9, dove s vede l MOS n ngresso con una tensone d source varable che regola l guadagno dello speccho. L amplfcazone dello speccho A I,GMI è espressa n funzone della effcenza d nezone come: A = I n I ph = g m,n g m,load η (8.1) η = g m,p R D 1+g m,p R D (8.2) dove R D è la resstenza shunt del sensore, con valor rportat n tabella 2, ed ha un valore stable a partre propro dalla zona d lavoro n corto crcuto, come s può Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 19

20 8. Fase Prelmnare d Progetto 20 vedere dalla fgura 4. La corrente che dal fotorvelatore entra nello speccho, e la tensone a cavallo del sensore sono dat da I load = K load (V GSload V T ) 2 (8.3) V D I = V p load K load + V T V src (8.4) V Gnput = V GMload + V src (8.5) e come mostra la (8.4) la tensone che polarzza l sensore dpende dalle varazon della tensone d sogla V T e da eventual contrbut d rumore dervant dalla tensone che controlla l source d M load. Iph Cd Vout Rd Vp M load M nput Vsrc Fgura 9: Struttura GMI con dettaglo del fotorvelatore Come dmostrato da [14], combnando le (8.4) s ottene la relazone che lega Iload a Input Input = ( ) Iload K nput + V src + V T K load (8.6) n cu compare l msmatch fra le tenson d sogla d Mn e Mload. Ne process CMOS l termne V T h può avere un peso sgnfcatvo n quanto non è possble legare l body d Mload al suo source, con la nevtable presenza qund dell effetto substrato. Per ovvare problem d polarzzazone del sensore ed elmnare l peso che l effetto substrato ha sulle varazon della tensone d sogla del transstor n ngresso è meglo adottare una confgurazone con operazonale come da fgura 10. Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 20

21 8. Fase Prelmnare d Progetto 21 Rst MP Vnt Fgura 10: Crcuto del canale BGMI Per l crcuto d fgura 10, l amplfcazone dello speccho A e l effcenza d nezone η sono espresse dalle formule[14]: A = I n I ph = g m,n g m,load η (8.7) η = (1+A)g m,p R D 1+(1+A)g m,p R D (8.8) dove A è l amplfcazone dell operazonale che serve a stablzzare la polarzzazone del sensore, e che non dpende dalle varazon della V th de MOS del crcuto. L effcenza d nezone rsulta essere elevata anche per valor contenut d R D. Il parametro η, come è possble vedere dalle 8.8, può essere massmzzato aumentando l rapporto g m,n /g m,load, sceglendo opportunamente le geometre dello speccho d corrente, per cu Mload sarà pù stretto d Mn Generatore d test L ASIC è dedcato all ntegrazone d corrent che vanno dalle centnaa d fa fno alle centnaa d pa, è necessaro qund prevedere un generatore d corrente che consenta d testare l funzonamento sa del canale BGMI che del sngolo canale a doppa rampa. Per fare cò ho pensato d progettare un generatore d corrent dell ordne, almeno, delle centnaa d fa. L andamento della corrente I DS d un MOS è descrtto dalle note equazon I D I D = KP n W L [ (V GS V T H ) V DS V DS 2 2 ] (8.9) = KPn 2 W L (V GS V T H ) 2 [1 λ (V DS V DS, sat)] (8.10) Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 21

22 8. Fase Prelmnare d Progetto 22 rspettvamente per le regon d funzonamento d trodo e d saturazone. Ad ogg la necesstà della tecnologa VLSI è quella d lmtare la potenza dsspata da crcut ntegrat mantenendo elevate le prestazon. Per fare cò s è comncata a dmnure la tensone d almentazone de crcut, da 3,3V fno a 1,8V per po raggungere tenson del core d 0,9V. Questa tendenza s è resa necessara, oltre che per gà ctat motv, anche per mantenere l ntenstà del campo elettrco a lvell accettabl nelle strutture de transstors, sempre pù vcn tra d loro e con ossd d gate sempre pù sottl. Queste nuove esgenze hanno portato allo studo de dspostv MOS oltre che nelle normal condzon d lavoro n strong-nverson, anche nella moderate e fno alla weak nverson, n cu la tensone fra gate e source è mnore della tensone d sogla. In weak-nverson la corrente d dran è esprmble come I D = W µ n ( Q INV ) dv ch (8.11) dx dove µ n è costante lungo y ( larghezza del canale). La carca Q INV è proporzonale al campo elettrco lungo l canale e l valore d tensone per cu essa s annulla è defnto come tensone d Pnch-off. Fgura 11: Inversone d carca rspetto alla tensone del canale [ ( V P = V G V T 0 γ V G V T 0 + Ψ0 + γ ) 2 ( Ψ0 + γ ) ] (8.12) 2 2 con V T 0 tensone d sogla e Ψ 0 è l potenzale d superfce e γ l fattore substrato. La tensone V P è anche defnta come la tensone da applcare al canale equpotenzale (VS = VD) n modo da cancellare l effetto della tensone d gate. Il suo valore Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 22

23 8. Fase Prelmnare d Progetto 23 è molto mportante perché consente d stablre, per una data tensone d gate, se l MOS lavora n weak o strong nverson. Soltamente nfatt per far lavorare un MOS n saturazone, s vuole mporre V DS (V GS V T ); facendo n modo che sa VD e VS sano maggor d VP s può far lavorare un MOS n weak-nverson. La corrente d dran, n base alla fgura 11, è data dall area del trapezo ABED, e s ottene ntegrando l espressone della carca nvertta come dfferenza fra due termn, l prmo che tene conto della cosddetta corrente dretta ed l secondo della corrente nversa, ovvero: I D = β V S Q INV C ox dv ch β V D Q INV C ox dv ch = I F I R (8.13) In questa regone d funzonamento la legge che regola la corrente d dran camba e da quadratca dventa esponenzale per cu la corrente dretta (o nversa) [ ] VP V S(D) I F (R) = I S exp (8.14) dove la Is è detta corrente specfca del dspostvo e vale U T I S = 2 n β U 2 T (8.15) e pù n generale la corrente d dran n weak nverson è data da I D I D0 [ = I D0 exp ] V G nu T ( exp = I S exp [ V S U T ] exp [ ] V T 0 nu T [ ]) V D U T (8.16) (8.17) Il crcuto d test che emula le corrent d segnale deve gestre delle corrent che varano da 100 fa fno a decne d pa, per cu è possble che lo stado d uscta d questo crcuto possa lavorare sa n weak che moderate nverson, per cu è necessara una rete d polarzzazone capace d segure anch essa queste varazon. La cella che ho utlzzato come punto d partenza per questo generatore è nota n letteratura [17] ed è mostrata n fgura 12. Questo crcuto può essere utlzzato n weak-nverson per realzzare un rfermento d tensone d tpo proporzonale alla temperatura assoluta (PTAT) l cu valore VR è dato da ( V R = U T ln 1 + S ) 1 S 2 (8.18) Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 23

24 9. Canale a doppa rampa 24 Fgura 12: Cella per l estrazone della tensone d Pnch-Off Come s può vedere l valore d VR non dpende dalle varazon d tensone d sogla. L dea d base è d utlzzare questo crcuto ed nserre nel nodo VR un NMOS e utlzzare la sua VDS per effettuare un controllo adattvo d un secondo transstor. 9. Canale a doppa rampa 9.1. Progetto Il canale d ntegrazone che realzza un ntegratore a doppa rampa, come gà antcpato, è delegato ad ntegrare segnal durante l trattamento. In questo ambto lvell d corrente prodott dal rvelatore sono d crca 1pA - 200pA. L applcazone d questo ASIC sarà quella d permettere l anals n vvo, l montoraggo n tempo reale della dose qund anche se, come specfcato ne requst (par.6), l tempo d ntegrazone consentto è d 100 ms, voglo cercare d realzzare la lettura della matrce con un frame rate d almeno 15 fps ovvero un tempo d ntegrazone d 66ms. La capactà d ntegrazone d questo ADC, è ntegrata nell ASIC; questo è possble n quanto la tecnologa n cu è realzzato, UMC018, prevede un layer appostamente dedcato alla realzzazone d condensator ntegrat con accuratezza, per quel che rguarda l valore della capactà, d crca lo 0.5%. Consderando l ntervallo d corrent n goco (1-200 pa), ho scelto come valore della capactà d ntegrazone l valore d 1pF come compromesso fra dmenson de condensatore, e sensbltà del sstema n quanto Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 24

25 9. Canale a doppa rampa 25 1pF corrsponde ad una area d 33µm x 33µm con 1 pf saturo la dnamca dell ntegratore con la massma corrente d 200pA n un tempo d 10 ms. con la mnma corrente d segnale, e con l tempo d ntegrazone d 66ms (che corrsponde ad un frame rate d 15fps) raggungo una tensone sulla capactà d 66mV, dnamca che non rsente della tensone d offset dell operazonale e del comparatore (V off 1mV ). La prma versone del canale a doppa rampa è costtuta dal crcuto d fgura 13, noto n letteratura. Logc Clk #Stop 10 bt Counter Out Fgura 13: Archtettura del canale a doppa rampa Il canale d acquszone s aspetta un segnale n corrente che può provenre dal sensore, oppure da un crcuto nterno; selezonata la sorgente da ntegrare, una lnea d controllo stablsce, quando asserta, la durata del tempo d ntegrazone. Al termne del perodo d ntegrazone l crcuto d scarca vene nserto automatcamente e provvede a scarcare appunto la capactà d ntegrazone, mentre un contatore a 10 bt è attvo fno a quando l termne della conversone non vene sancto. A questo punto è possble attvare l regstro del canale e scarcare l relatvo dato. Una smulazone che esplca l funzonamento del canale è mostrata n fgura 14 dove sono ndcate le tre fas: la prma, d carca del condensatore la seconda d scarca e attvazone del clock che almenta l contatore la terza, n cu vene selezonato l canale e vengono scarcat dat. Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 25

26 9. Canale a doppa rampa 26 Fgura 14: Forme d onda del canale d acquszone a doppa rampa Il bus dat è condvso fra nove canal dell ASIC: come s può vedere dalla fgura 15, l bus è normalmente n three-state, e quando s attvano rspettvamente: l segnale d selezone del canale voluto, la modaltà d accesso n lettura e l abltazone de buffers allora la parola del canale selezonato occupa l bus dat per essere ndrzzata verso un regstro a scorrmento serale per l recupero da parte del calcolatore Revsone d progetto L ASIC oggetto della ma tes d dottorato deve realzzare un dosmetro, e la caratterstca fondamentale d un dosmetro è quella d collezonare tutta la carca Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 26

27 9. Canale a doppa rampa 27 Fgura 15: Acquszone del dato dgtale dal bus dat ndotta dalla radazone ncdente su d esso. Con l archtettura proposta fn ora, ovvero con un doppa rampa, l canale d acquszone rsulta essere ceco per tutta la fase d scarca e recupero de dat dal canale. Per argnare questa stuazone che nfca l effcenza del sstema, ho decso che l canale d acquszone deve essere realzzato con due stad a doppa rampa che lavorano n manera nterlaccata. L archtettura del canale così proposto è mostrata n fgura 16. Il suo funzonamento è fondamentalmente lo stesso del canale a sngolo stado, tuttava aumenta l numero de component del crcuto d controllo, e s raddoppa l numero delle parole n uscta sul bus dat. Il segnale che attva l ntegrazone attraversa una porta NOT e s traduce all nterno della perfera dgtale ne segnal png, la sua copa che controlla l prmo ramo, Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 27

28 9. Canale a doppa rampa 28 Fgura 16: Schema Elettrco del canale a doppa rampa Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 28

29 9. Canale a doppa rampa 29 e pong, la sua copa negata che controlla l secondo ramo. Dopo aver selezonato l segnale d ngresso dal sensore (G2) o dal generatore d test (G1), quando png (pong) e attvo s apre la porta T-gate analogca G3 (G4) e parte l ntegrazone. Il nodo nvertente dell operazonale è mantenuto alla tensone Vref, e l ntegrazone contnua fno a quando rmane asserta la lnea png(pong). Fntanto che la tensone all uscta dell operazonale è mnore della tensone d sogla del comparatore, l uscta COMP(COMP2) non è attva; quando vene rlascata la lnea png(pong) s attva l segnale SCA (SCA2) per l MOS M1(M2) che ablta la corrente d scarca e nel contempo attva anche l clock CKC(CKC2) che controlla l contatore, unco per due ram. I segnal d controllo vengono generat n base alle seguent condzon logche: SCA = P ONG COMP (9.1) CKC = SCA COMP CK P ONG (9.2) CKCO = CKC CKC2 (9.3) Nella perfera analogca d ogn canale ho nserto un generatore d test che consente d smulare la corrente d segnale provenente dal sensore. Questo generatore è costtuto da un sngolo stado del generatore d test descrtto al paragrafo 11 l cu schema è mostrato n fgura 17 Fgura 17: Generatore d test semplfcato per l canale a doppa rampa La corrente d scarca è anch essa generata da un crcuto semplfcato che prende spunto dal generatore d test descrtto al paragrafo 11. Lo schema elettrco è mostrato n fgura 18. Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 29

30 9. Canale a doppa rampa 30 Fgura 18: Generatore della corrente d scarca d 200 pa con l seguente dmensonamento de MOS: MOS S (um/um) M71,M72,M34,M78 1/10 M19,M40 0.5/10 M /15 M74 1/0.34 M21 2/1 M20 1/20 Tabella 4: Dmensonamento de MOS del crcuto d scarca Al fne d poter condurre delle valutazon qualtatve e quanttatve sul comportamento del canale ho prevsto l aggunta d un ulterore canale, e all uscta de due ntegrator nterlaccat ho connesso due buffers che rportano su due pad dstnt l segnale ntegrato come mostrato n fgura Smulazon Le smulazon sul canale a doppa rampa sono state condotte con una sorgente d segnale che equpara l comportamento del sensore ovvero con l crcuto rportato n fgura 29 e con parametr del sensore come da tabella 2. Con valor d corrente che sono dell ordne del pa, per realzzare le smulazon è necessaro modofcare le mpostazon predefnte del smulatore, e precsamente è opportuno verfcare che: gmn sa almeno par a (S) Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 30

31 9. Canale a doppa rampa 31 Fgura 19: Vsta dell array e del canale agguntvo per test abstol sa 1pA vabstol sa 1uV mos_method = standard queste mpostazon sono necessare n quanto, se non applcate, gl error d arrotondamento e troncamento esegut dal smulatore fanno s che non sano pù verfcate le legg d Krchhoff, con conseguent problem d convergenza. In fgura 20 è mostrata una smulazone durante la quale l canale ntegra una corrente d 2pA.In fgura 21 nvece è mostrata una smulazone n cu due canal dfferent ntegrano una corrente una l doppo dell altra. Le curve D sono le tenson all uscta dell ntegratore d due canal che ntegrano rspettvamente 20 e 40 pa. Le curve B e C sono nvece le lnee d clock che almentano contator de due canal n questone Layout Il layout del canale a doppa rampa è stato realzzato con queste lnee guda mantenere le sezon logche d crcuto l pù lontane possble da quelle analogche; Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 31

32 9. Canale a doppa rampa 32 [V] [s] VINT VINT2 Fgura 20: Integrazone d una corrente d 2pA Fgura 21: Forme d onda d due canal durante l ntegrazone d due corrent l una l doppo dell altra. Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 32

33 9. Canale a doppa rampa 33 le sezon analogche devono essere adeguatamente solate dal resto del crcuto per mezzo d doppo guard rng; l canale deve essere dsegnato n modo da consentre l affancamento de canal successv per occupare la mnore area possble. Una vsta globale del canale è mostrata n fgura 22, dove sono ndcate le vare sezon che lo compongono. Questo è completamente contenuto all nterno del doppo guard-rng, e per comporre l array nella sua nterezza è suffcente affancare var canal lungo tale guard-rng per essere scur d non volare nessuna regola topologca d layout. Fgura 22: Vsta completa del canale d acquszone a doppa rampa Nella fgura 23 nvece è mostrato l dettaglo della sezone analogca dove, nel rquadro A sono evdenzate le due porte analogche che selezonano l segnale d ngresso, nella zona B s trova nvece l operazonale che funzona da ntegratore e nella zona C l comparatore. In fgura 24 s può vedere sul lato snstro la zona che crea le corrent e le tenson d polarzzazone e a destra la vera perfera dgtale. Nella zona D sono evdenzat due crcut che fanno da traslator d lvello fra la zona analogca a 3.3V e la zona dgtale ad 1.8V Rsultat Ottenuto l ASIC dalla fondera ho potuto realzzare de test funzonal, sa per mezzo d una elettronca d lettura da me progettata e descrtta nella appendce C sa drettamente con l osclloscopo n quanto, le tenson sulle capactà d ntegrazone sono state rportate verso l mondo esterno per mezzo d due buffers. Ne test effettuat ho provato ad ntegrare la corrente provenente dal sensore, ma su pad analogc d ngresso, provvst delle protezon contro le scarche elettrostatche, è presente una corrente d leakage d crca pa che d fatto rende Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 33

34 9. Canale a doppa rampa 34 Fgura 23: Vsta della sezone analogca del canale Fgura 24: Sezone dgtale del canale a doppa rampa Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 34

35 9. Canale a doppa rampa 35 ceco l canale. Senza collegare l sensore ho provato nfatt ad ntegrare questa corrente e cò che ho ottenuto è mostrato n fgura 25, n cu s possono vedere n gallo ed n blu le forme d onda che descrvono le tenson sulle capactà d ntegrazone de due stad ed n vola l segnale d png - pong. L asse de temp corrponde a 2ms/dv, mentre la scala vertcale è par ad 1V/dv. Con l utlzzo de cursor sull osclloscopo ho potuto verfcare che la corrente d scarca, che da progetto e smulazone avrebbe dovuto assumere l valore d 200pA, ha un valore d crca un ordne d grandezza pù elevato ovvero 2.8nA la corrente d leakage ntegrata come mostrato n fgura 25 ha un valore dell ordne delle centnaa d pa. Fgura 25: Anals della corrente d leakage a pad d ngresso analogc Avendo la possbltà d fornre al canale un segnale d test generato all nterno dell ASIC ho cercato d verfcare le funzonaltà sa del generatore che del canale. Questo è possble chudendo la porta G2 (fgura 16) e aprendo la porta G1. Per mezzo della scheda d test, con l auslo d un potenzometro dgtale a 256 poszon Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 35

36 9. Canale a doppa rampa 36 ed un crcuto analogco, dò un rfermento al generatore d test del canale che crea l segnale da ntegrare. La rsposta d questo generatore s è mostrata lneare è rappresentata n fgura 26. Il grafco presenta una lnea nera che ndca la corrente n ngresso fornta per mezzo dell elettronca d test descrtta al paragrafo C; una lnea blu che ndca la corrente ntegrata dal canale dal valore mnmo d crca 37pA fno ad una massmo d 550 pa. Fgura 26: Andamento della corrente fornta dal generatore d test del canale d acquszone a doppa rampa In conclusone posso qund affermare che l canale a doppa rampa è funzonante come da progetto, se rceve l segnale da ntegrare dal generatore d test nterno che è stato così caratterzzato (ved fgura 26). Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 36

37 10. Canale BGMI Canale BGMI Progetto Il front-end BGMI, come antcpato nella sezone 8.2, è l canale dedcato all ntegrazone della corrente d buo del sensore. Il progetto d questo stado parte dalla confgurazone BGMI che ho modfcato cambando lo speccho dalla sua confgurazone classca[14] alla confgurazone cascode mostrata n fgura 27. L obettvo del progetto d questo canale è quello d partre da una struttura nota[14] e adattare le caratterstche alle esgenze d progetto. Per quel che rguarda questo crcuto s vede dalla fgura 10 a pagna 21, che è possble regolare l amplfcazone dello speccho d corrente cambando la tensone Vsrc; cò mplca una varazone della tensone d sogla del transstor d ngresso M load, e qund una varazone della tensone del nodo d ngresso con conseguente destablzzazone del punto d lavoro del sensore. Rst MP Vgmpol M1 M3 M2 M4 Fgura 27: Crcuto BGMI con cascode Per poter regolare l amplfcazone dello speccho, ho nserto un regulated cascode[18], al fne d avere controllo sull apertura dello speccho aumentare la resstenza d uscta e mglorare lo swng d tensone dsponble sa n ngresso che n uscta rspetto ad un cascode tradzonale. Lo schema crcutale defntvo del mo stado BGMI è mostrato n fgura 27; con questa confgurazone nfatt ho che Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 37

38 10. Canale BGMI 38 VIN mn = V T + V ON (10.1) VOUT mn = 2 V ON (10.2) R n 1 g m3 (10.3) R out g m2 r ds2 r ds2 (10.4) In questa confgurazone posso sfruttare tutta la dnamca de crca 3,3V dsponbl per frontend analogc, sacrfcandone 2 V ON V. Il fattore d amplfcazone dello speccho d corrente è fssato a 100; n questo modo la mnma corrente d 100 fa è amplfcata e dal lato del condensatore d ntegrazone (M2/M4 d fgura 28) assume l valore d 10pA, che nel tempo massmo d ntegrazone d 100 ms copre una dnamca d tensone d 1V. Fgura 28: Schema Completo del canale BGMI ntegrato La logca d funzonamento d questo canale, che serve ad ntegrare le corrent d buo, è quella d lavorare ad ntegrazone contnua. Al rlasco del pmos MR d fgura 28 nza la fase d ntegrazone n cu lo speccho amplfca la corrente d segnale e carca la capactà C. La fase d ntegrazone termna quando la tensone a cap del condensatore raggunge una sogla predefnta e confgurable a pacere (Vrefc). A questo punto la rete formata da due comparator C1 e C2 effettua la scarca automatca della capactà C. Il cclo contnuo d ntegrazone s arresta asserendo la lnea Reset. Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 38

39 10. Canale BGMI 39 La parte sensble del crcuto, quella d ngresso, che regola l effcenza d nezone, comprende l pmos MP e l amplfcatore operazonale OP1. Il parametro η (effcenza d nezone) lo calcolo con parametr d progetto: la resstenza equvalente del sensore è par, nel funzonamento n c.c., a crca Ω; l amplfcazone ad anello aperto dell operazonale è da progetto par ad almeno 60dB: valore accettable per un amplfcatore general purpose con una banda frazonata nferore a 10 MHz (ved appendce A.1); rmane l dmensonemanto del pmos MP la cu g m contrbusce a fssare l valore dell effcenza d nezone. MP è dmensonato n modo da garantre un valore d g m che non nfluenz l effcenza d nezone almeno non oltre l 10%. Il parametro g m dpende dalla corrente che scorre nel pmos, e con valor d corrente n goco assume valor dell ordne de ps, e vene compensato dal valore d R D, così,applcando la formula η = (1+A)g m,p R D 1+(1+A)g m,p R D (10.5) ottengo un valore per η maggore del 90%, come mostrato n tabella 5 η W/L, MP R D A I D g m > /0.34 µm 1.15E+13 Ω 60dB 100fA 54 ps Tabella 5: Calcolo dell effcenza d nezone, col mnmo valore della corrente d ngresso (100fA) I MOS che realzzano lo stado BGMI, sono dmensonat secondo quanto rportato n tabella 6. MOS # W L MP M1, M2, MR Tabella 6: Dmensonamento de MOSFET dello stado BGMI, dmenson n µm Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 39

40 10. Canale BGMI Smulazon Le smulazon sul crcuto BGMI sono state condotte con una sorgente d segnale che equpara l comportamento del sensore ovvero con l crcuto rportato n fgura 29 e con parametr del sensore come da tabella 2. Fgura 29: Crcuto equvalente del sensore darad Le smulazon le ho effettuate fornendo una corrente costante nel tempo, o comunque lentamente varable: condzone che non s dscosta dalla realtà per questo canale d acquszone. L andamento atteso della tensone a cap del condensatore è quello d una rampa d tensone: quando l condensatore è scarco, l nodo all uscta dello speccho (dran d M2) s trova a 3,3V e quando s rlasca l segnale d reset la capactà s carca a corrente costante fno a raggungere l lmte nferore, mposto con Vrefc (fgura 28) e par ad 1V, o comunque defnto n modo che sa V refc 2 V on (10.6) A questo punto l crcuto vene resettato automatcamente e comnca un nuovo cclo d ntegrazone. Così come progettato, questo canale realzza un converttore corrente - tempo. Il calcolo della corrente ntegrata lo effettuo come segue: lasco n ntegrazone l canale per almeno 50 ccl e regstro la durata del tempo d carca del condensatore. Questo calcolo s può effettuare con gl strument fornt dal smulatore (ADE XL del pacchetto Cadence), con cu ho potuto estrarre perod d ntegrazone e farne una meda. Rpeto la procedura per valor della corrente d segnale da 10 fa fno a 10 pa; valor calcolat della corrente ntegrata l rporto su una caratterstca corrente - corrente per verfcare la lneartà d rsposta del frontend. Il comportamento del canale durante l suo normale funzonamento è mostrato n fgura 30.a, dove la curva ndca la tensone sul condensatore C, mentre l guadagno medo durante un perodo d ntegrazone è mostrato n 30.b. Nella sua prma revsone, questo canale d ntegrazone ha l source del MOS MP connesso con l suo body, possble n quanto è un MOS d tpo P. Tuttava questa confgurazone ha mostrato un comportamento natteso per quel che rguarda la lneartà d rsposta, nfatt come mostrato n fgura 31, la caratterstca ngresso - uscta evdenza un cambo d pendenza attorno ad una corrente d segnale d 2pA Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 40

41 10. Canale BGMI 41 (a) (b) Fgura 30: a) Tensone sul condensatore d ntegrazone durante l normale funzonamento e b) guadagno medo dello speccho Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 41

42 10. Canale BGMI 42 crca, cò vuol dre che n quell stante s somma un contrbuto n corrente nel nodo d ngresso o nel nodo d uscta dello stado BGMI. Fgura 31: Caratterstca d trasfermento dello stado BGMI. Il source d MP è connesso al suo body Analzzando valor d tensone present a cap d MP, ho notato che la tensone del suo Source, non s trova al valore mposto, Vref, garantto dall operazonale: cò sgnfca che la retroazone non è attva n quanto MP è chuso e l operazonale s trova a lavorare ad anello aperto. Per chudere l anello d reazone ho decso d separare l source d MP dal suo body: n questo modo è presente l effetto substrato che ntroduce una corrente d leakage provenente dal body che mantene chuso l anello d reazone e permette all operazonale ed al MOS MP d lavorare come stablto. Rpetendo l set d smulazon con la nuova confgurazone (source e body d MP separat) ottengo rsultat mostrat nel grafco n fgura 32, dove n nero è presentato l andamento della corrente ntegrata: è presente un errore d guadagno dovuto a leakage ntrodott dal body d MP. S vede come questo leakage al d sopra de 100fA ntroduca un errore sstematco, che potrà essere caratterzzato medante una procedura d calbrazone prma delle msure e qund elmnato; n rosso è mostrata la caratterstca deale; n verde la caratterstca che s ottene applcando una correzone d guadagno. Nel grafco a destra, sempre n fgura 32, è mostrato l andamento percentuale dell errore senza (nero) e con correzone (verde). Al d sopra d 40fA d corrente d segnale l errore scende al d sotto del 2%. Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 42

43 10. Canale BGMI 43 Fgura 32: Caratterstca d lneartà con l sub scollegato dal source Layout Il Layout del canale BGMI è stato condotto cercando d adottare per lo speccho d ngresso una confgurazone del tpo a common - centrod, al fne d lmtare l pù possble gl effett de gradent d mpantazone e dffusone de drogant, e affnché gl eventual effett termc durante l funzonamento, abbano l medesmo mpatto su due ram dello speccho. In fgura 33 è mostrato l layout completo del canale (PAD d ngresso escluso), racchuso da un double guard rng; sulla destra s può vedere l nzo del pad mentre la struttura sulla ssntra è l buffer che rporta n uscta la tensone sulla capactà C (ora non vsble n fgura 33, perchè l layer è dsattvato), n alto a destra c è la rete d reset automatco (C1&C2), e n basso a destra s trova l vero e propro frontend costtuto dall operazonale OP1, dal MOS MP e dallo speccho cascode. In fgura 33 sono stat volutamente dsattvat Metal Layers dal 2 al 6 per rendere la fgura pù ntellgble, qnd non sono vsbl alcun collegament e le capactà. Per apprezzare n manera pù chara l layout del quartetto d transstors che compongono lo speccho s deve fare rfermento alla fgura 34 che mostra un ngrandmento sullo speccho Rsultat Il frontend BGMI è un crcuto completamente analogco che è possble testare drettamente con l osclloscopo. Con questo strumento posso nfatt valutare la durata del perodo d ntegrazone, e vedere anche la forma d onda della tensone sulla Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 43

44 10. Canale BGMI 44 Fgura 33: Vsta del canale BGMI Fgura 34: Ingrandmento dello speccho d corrente Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 44

45 10. Canale BGMI 45 Nome Valore Untà VGMP 2000 mv VREF 2100 mv VREFC 1150 mv Tabella 7: Setup delle Polarzzazon del Test3 capactà C. Per poter lavorare con questo frontend devono essere fornt seguent rferment: Vref: la tensone d rfermento che polarzza l sensore, presente al pad d ngresso d questo canale d acquszone; Vrefc: la sogla che determna la mnma tensone sul condensatore d ntegrazone; Vgmp: determna l apertura ed l guadagno dello speccho cascode Prmo Test Funzonale I prm test funzonal sul canale BGMI, hanno rscontrato de problem che consstono nella presenza d una corrente d crca pa che entra nel frontend analogco e fa saturare lo stado d ngresso. Questo problema è dovuto al fatto che è stato commesso l errore d nserre comunque le protezon contro le scarche elettrostatche sul canale analogco. La presenza d questa corrente rende dffcle la valutazone del funzonamento anche parzale del canale. Tuttava l guadagno dello speccho cascode è regolable per cu è possble lmtare la corrente che carca la capactà C ed evtare la saturazone del canale d acquszone. Per cercare d lmtare la corrente d leakage ed effettuare delle valutazon sul funzonamento d questo stado, ho connesso fra l nodo SIG (fgura 28) e l uscta d un DAC n tensone a 12 bt, una resstenza d precsone allo 0,1% a fml metallco da 1MΩ. Con l auslo del generatore d test descrtto al paragrafo 9, predsposto anche nel frontend BGMI, ho potuto valutare l comportamento d questo canale. La msura è realzzata con osclloscopo DSO LeCroy Wave Runner regstrando l tempo d ntegrazone, (valore medo su 1000 acquszon). Il rsultato è quello mostrato n tabella 8, n cu s vede che all aumentare della corrente dmnusce l perodo d ntegrazone. Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 45

46 10. Canale BGMI 46 n. In [ua] T [ms] n. In [ua] T [ms] Tabella 8: Msure regstrate durante l test Test con l sensore n damante Per verfcare se nonostante la presenza d un leakage l canale BGMI possa ntegrare comunque un segnale provenente dall esterno, e dmostrare n lnea d prncpo l suo funzonamento ho allestto un banco d test con una sorgente laser con cu ecctare l sensore. Tale sorgente è costtuta da un dodo laser alla lunghezza d onda λ= 557nm, da crca 0,5W (verfcato con power meter) 1. Fra l sensore, polarzzato n cortocrcuto, e la sorgente è frapposto un fltro varable con cu posso modulare l segnale n ngresso. In prma approssmazone ho verfcato se fosse possble almeno apprezzare la presenza o l assenza della sorgente lunmnosa (ved fgura 35), successvamente ho condotto la msura con l attenuatore l cu rsultato è mostrato n fgura 36; la corrente regstrata dall ASIC, rporta un andamento proporzonale a valor d attenuazone del fltro. Fgura 35: Msura d prmo ordne sull ASIC: n presenza e assenza d ecctazone laser. 1 s rngraza l laboratoro NOOEL per la dsponbltà ad usufrure del banco ottco e dell attenuatore e della strumentazone Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 46

47 10. Canale BGMI 47 Fgura 36: Caratterstca regstrata con fltro ottco varable Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 47

48 11. Generatore d Test Generatore d Test Quando s progetta un ASIC è necessaro prevedere al suo nterno de crcut d test n quanto, al contraro d un comune progetto a component dscret, non è possble accedere con la strumentazone ne var punt del crcuto per verfcarne l funzonamento. Per verfcare l funzonamento dell ASIC ho qund prevsto un generatore che deve ruscre a creare una corrente dell ordne delle frazon d pa. Questo crcuto, come antcpato al par. 8.3, s basa su una cella utlzzata per l estrazone della tensone d pnch - off, anche utlzzata come rfermento d tensone [17] ed è mostrata n fgura 12. Questo crcuto deve rcevere una corrente dall esterno per cu l suo rfermento n corrente deve essere dell ordne d grandezza, al pù d qualche µa, n modo che s possa generare con component elettronc commercal. Il range d corrente n ngresso per questo stado è d µa e per adattare questa corrente ho prevsto n ngresso un doppo speccho con fattore d rduzone par 1:40 (M14,M13,M0,M16,M17 d fgura 37) Fgura 37: Schema defntvo del crcuto generatore d test A valle dello speccho s trova l prmo ramo che costtusce l generatore. Questo crcuto è costtuto da MOS a canale lungo ( 10 µm) che realzzano de parttor resstv, e alcun MOS a canale corto che fanno da carco, come da tabella 9. M72, M6 ed M78 formano una rete resstva n cu le resstenze 1/ g ds sono crca ugual, M74 ed M1 sono due carch del ramo: M1 serve per non collegare drettamente l source d M74 verso massa, ntroducendo una reazone d tpo corrente - tensone che nnalza l valore d tensone del source d M74 ed M33 mantenendol Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 48

49 11. Generatore d Test 49 MOS # W(µm) L(µm) M M M M M1 2 1 Tabella 9: Parametr de MOS del prmo ramo del generatore d test n weak - nverson o comunque a rtardandone l passaggo dalla weak alla strong nverson. La tensone V DS 74 concde con la V GS 33, due MOS M74 ed M33 sono legat per l appunto da questa relazone: M74 è n saturazone n weak nverson per costruzone, M33 è n weak nverson n quanto MOS sono dmensonat n modo che V DS 74 < V thn. Per cu l andamento della corrente n M33 è d tpo esponenzale [ ] ( [ ] [ ]) VG VS VD I D = I D0 exp exp exp (11.1) nu T U T U [ ] T VT 0 I D0 = I S exp (11.2) nu T I S = 2 n β UT 2 (11.3) mentre l andamento della tensone VDS74=VGS33 è d tpo logartmco. All nterno del logartmo compare ora la tensone d sogla del transstor M33 nvece d comparre n un esponenzale per cu le sue varazon sono pù contenute ed nfluenzano n manera mnore l funzonamento del crcuto. ( ) ID + α V DS = U T log α [ ] VG α = I D0 exp nu T (11.4) (11.5) Smulazon Le smulazon sono state condotte con l ADE (Anolg Desgn Envronment) d Cadence. Per realzzare le smulazon, vst valor d corrente n goco (< 1pA),è necessaro modfcare le mpostazon predefnte del smulatore, e precsamente è opportuno verfcare che: Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 49

50 11. Generatore d Test 50 g mn sa almeno par a 10E-18 (S) abstol sa 1pA mos_method = standard Il segnale d ngresso che vene fornto è una rampa d corrente che va da 0.5 ua fno a 5 ua n 100ms, vene regstrato l segnale n uscta e ne vene verfcata la lneartà d rsposta.come s vede dalla fgura 38, dove Ipol è la corrente n ngresso ed Igen è quella d uscta. Ig e n (A ) Ip o l (A ) Fgura 38: Smulazone per l generatore d test Per corrent d ngresso maggor d 1 ua, l ft lneare per dat della smulazone presenta le seguent caratterstche: Igen = ( ) Ipol (11.6) R 2 = (11.7) per cu posso consderare l generatore lneare a partre da crca 50fA. Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 50

51 11. Generatore d Test Layout Il layout della parte che realzza l generatore d test è mostrato n fgura 39. Questa porzone d ASIC è separata dal resto con un doppo guard - rng. Al suo nterno anche le strutture che realzzano gl specch d corrente sono racchuse all nterno d guard - rng e svluppate con crtero a common - centrod. Fgura 39: Layout del generatore d test I MOS M2, M12 ed M19, che costtuscono lo stado d uscta del generatore, sono poszonat al d fuor del guard - rng, a monte della struttura del PAD d uscta del segnale, come mostrato n fgura 40. Fgura 40: Vsta dello stado d uscta del generatore d test Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 51

52 11. Generatore d Test 52 Una vsta fnale d tutto l generatore è mostrata n fgura 41, dove n alto s vede l pad d ngresso e n basso l pad d uscta. Fgura 41: Vsta completa del generatore d test Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 52

53 11. Generatore d Test Rsultat Su questo generatore ho realzzato alcun test funzonal che hanno rscontrato s l funzonamento del crcuto, ma la presenza delle protezon per le scarche elettrostatche sull uscta fa s che sa presente una corrente d fondo par a crca 1nA. Il rsultato del test è mostrato n fgura 42: sull asse X sono mostrat valor del potenzometro al cu valore è proporzonale la corrente data come rfermento, su due ass Y sono mostrat l valore della corrente d rfermento n nero, mentre n rosso l valore della corrente generata. Fgura 42: Comportamento del generatore d test. Varando l rfermento d corrente (n nero), per mezzo d un potenzometro dgtale a 256 poszon ed un crcuto analogco, ottengo una corrente n uscta (n rosso) Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 53

54 12. DIARAD-I DIARAD-I La prma versone dell ASIC, DIARAD-I, ha le dmenson d 1,5mm x 3.0mm, l cu layout è mostrato n fgura 43. S ndvduano 4 zone prncpal: A: Array de canal a doppa rampa. In alto e a snstra s trovano pn de segnal d controllo, e d ngresso ed uscta della lnea serale. In basso s trovano nvece pn d ngresso de segnal provenent dall array e delle tenson d rfermento. B: Generatore d test. I Pn d ngresso ed uscta sono solat dal resto del crcuto ntegrato per mezzo de pn d almentazone a 3.3V, che fornscono percors su lnee a bassa mpedenza per eventual dsturb provenent dalle sezon lmtrofe. C: Frontend BGMI. D: Altr crcut d prova, per altre applcazon non oggetto d questa tes. Fgura 43: Layout delll ASIC DIARAD-I Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 54

55 12. DIARAD-I Pnout d DIARAD-I D seguto rporto l pn-out dell ASIC DIARAD-I con la descrzone d ogn pn. Per ognuno d quest esste un prefsso che ndca l appartenenza ad una sezone dell ASIC: BGMI per l frontend Buffer Gate Modulaton Input, A2R per frontend a doppa rampa, GT per l generatore d test e COM per pn comun a tutte le sezon. partendo dall angolo superore snstro: A2R_a2-0: sono tre pn d ndrzzo per 9 canal; A2R_clock: lne d clock che almenta contator; A2R_reset/reset2: lnee d reset delle due capactà d ntegrazone; A2R_nt/ext: due lnee che decdono se l segnale da ntegrare provene dall nterno dell ASIC o dall esterno; A2R_p-p: segnale png-pong che stablsce la durata dell ntervallo d ntegrazone per due ram del canale a doppa rampa; A2R_read: determna, quando alto, l abltazone de buffer three state de regstr de contator del canale a doppa rampa ad mpegnare l bus dat; A2R_ch0-9: sono pn d ngresso del segnale per 9 canal, pù un decmo canale agguntvo per tests; A2R_vrcomp: rceve la tensone d rfermento per l comparatore ; A2R_vref: è la tensone d rfermento per l ntegratore; A2R_test_rf: è l rfermento per la corrente d test che può essere ntegrata al posto della corrente d segnale; COM_supplyn/p18: sono pn d almentazone della perfere dgtale; test1-16: quest successv 16 pn appartengono a crcut d test non destnat allo scopo d questa tes; BGMI_compref: rfermento del comparatore; BGMI_vgmpol: tensone d controllo del cascode; BGMI_vref: rfermento per l ntegratore; BGMI_sgnal: ngresso del segnale n corrente dal sensore; Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 55

56 12. DIARAD-I 56 BGMI_buffout: copa del segnale presente a cap della capactà d ntegrazone, bufferzzato per mezzo d operazonale; BGMI_tstBGMI: ngresso della corrente d rfermento che genera un segnale d test; BGMI_test: quando alto ndca che l canale BGMI ntegra la corrente d test; BGMI_reset: resetta la capactà d ntegrazone e spegne l canale; COM_supplyn/p33: almentazone a 3.3V de crcut analogc; A2R_sclock: clock della lnea serale da cu scarcare dat; A2R_sread: carca dat nel regstro parallelo/serale dal bus dat; A2R_sreset: reset del regtro parallelo serale; A2R_selch: selezona l canale d test, anzchè uno de nove canal; A2R_a3: quarto pn della lnea ndrzz; A2R_vnt/vnt2: copa della tensone a cap delle capactà d ntegrazone de due ram del canale a doppa rampa d test; Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 56

57 13. Revsone 2 dell ASIC Revsone 2 dell ASIC Dalle sezon precedent, che rportano alcun rsultat ottenut da msure sull ASIC, è emerso che le funzonaltà dello stesso sono garantte quando crcut analogc non sono collegat al mondo esterno attraverso pad. Cò accade perché pad analogc sono stat corredat delle protezon contro le scarche elettrostatche, protezon che ntroducono de leakage d corrente dell ordne de 0,5-1 na. Per questo motvo ho rtenuto necessaro realzzare una seconda revsone dell ASIC n cu su tutt pad analogc sono state rmosse le protezon contro le carche elettrostatche. Tuttava ho preso spunto da questo problema per cercare d realzzare un crcuto che consenta d compensare le perdte dovute all ntroduzone de dspostv d protezone. Quest dspostv sono costtut da transstors MOS conness al pad come mostrato n fgura 44 e non vengono ntrodott all nterno del desgn come component d lbrera, al contraro la fondera pubblca delle lnee guda che l progettsta deve segure al fne d progettare delle protezon effcac. VDD Esterno Interno Pad VSS Fgura 44: Collegamento tpco delle protezon contro le scarche elettrostatche Uno de parametr che convolge le varazon delle corrent d leakage è la temperatura che nell espressone della corrente d dran compare n un esponenzale perchè dspostv d protezone lavorano n weak nverson: I D e q VG V th k T (13.1) Per prma cosa ho verfcato che comportamento ha l pad d ngresso con le protezon, al varare della temperatura. In questo tpo d smulazone, precsamente Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 57

58 13. Revsone 2 dell ASIC 58 uno sweep n temperatura, ho connesso ad un pad provvsto d protezon un generatore d corrente, qund ho verfcato l quanttatvo d corrente che vene assorbta dalle protezon al varare della temperatura. Il crcuto è mostrato n fgura 45. Fgura 45: Struttura del pad con le protezon Le possbl modaltà d lavoro per questo crcuto sono tre: 1. l crcuto è perfettamente blancato, qund tanta corrente entra nel pad tanta ne esce; 2. l crcuto è sblancato a favore dell NMOS qund parte del segnale d corrente entrante nel pad vene decurtato d un certo valore; 3. l crcuto è sblancato a favore dell PMOS qund parte del segnale d corrente entrante nel pad vene ncrementato d un certo valore. La smulazone del pad con le sue protezon, dmensonate secondo le lnee guda della fondera, è mostrata n fgura 46(a). Questo comportamento non s verfca tuttava nella realtà dove a pad analogc è presente una corrente entrante nell ASIC. Ho decso d affancare a due dspostv GP e GN (fgura 47) altr due MOS d tpo opposto ovvero GN1 e GP1 rspettvamente, n modo che ogn dspostvo abba lo stesso dmensonamento e la stessa polarzzazone del suo omonmo, n questo modo l nodo centrale, dove è collegato l pad, se mantenuto al potenzale d VDD/2 deve essere blancato. Una smulazone Montecarlo d questo crcuto così modfcato (fgura 47) è mostrata n fgura 46(b), dove s può osservare che ora la caratterstca è smmetrca rspetto allo 0, l che vuol dre che c è una eguale probabltà che la corrente d perdta sa nettata o prelevata nel pad d ngresso, per cu la tendenza d questo Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 58

59 13. Revsone 2 dell ASIC 59 (a) (b) Fgura 46: Sweep n temperatura del pad con le protezon ESD. Vene msurato l valore d corrente che entra o esce dal pad che costtusce l leakage n corrente dovuto al non blancamento delle corrent d dran de due dspostv d protezone. Fgura 47: Crcuto ESD d ngresso modfcato Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 59

60 13. Revsone 2 dell ASIC 60 crcuto è quella d blancars e medamente d compensare la corrente d leakage. Per poter realzzare una compensazone controllata gate de component GP1 e GN1 sono conness al crcuto mostrato n fgura 48, costtuto da un crcuto analogco con due DAC a 6 bt del tpo a catena resstva, confgurabl per mezzo d due regstr seral per l upload/download delle mpostazon. Fgura 48: Schema elettrco del crcuto d controllo de mos d compensazone della corrente d leakage Il crcuto d controllo al suo nterno possede un bandgap reference voltage descrtto al paragrafo A.3, che fornsce un rfermento a due operazonal conness come n fgura 49; quest a loro volta creano rferment per due DAC. Fgura 49: Schema del generatore d rfermento per DAC Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 60

61 13. Revsone 2 dell ASIC 61 Quando gate d GN1 e GP1 d fgura 47 s trovano allo stesso potenzale d VD- D/2, l ASIC s trova a lavorare nella stessa stuazone della smulazone Montecarlo d fgura 46(b), da questa condzone posso spostare d poch mllvolt la tensone d gate e qund l punto d lavoro de due MOS GN1 e GP1, ed effettuare una calbrazone fne del crcuto d compensazone. La dnamca su cu lavora l DAC che genera la tensone d controllo è d ±16mV a cavallo d VDD/2, che con un DAC a 6 bt mplca un LSB d 0.5mV. Ho scelto questo ntervallo d tensone n quanto, dall equazone che regola la corrente d dran n weak nverson (regone n cu lavorano quest dspostv per costruzone), con valor d tabella 10, e l andamento della corrente n weak-nverson come segue: I D = I F I R (13.2) [ ] VP V S(D) I F (R) = I S exp U T (13.3) I S = 2 n β U 2 T (13.4) MOS GP1 GN1 U S 8.58E+2 7.0E+2 (um/um) KP 3.98E E-4 (A/V2) Vth 7.32E E-1 (V) T (K) VS (V) VD (V) VG (V) VB (V) Tabella 10: Valor de MOS per l calcolo della corrente ne dspostv ESD osservo che una varazone della tensone d gate d crca 16mV porta a valor d corrente d dran d tabella 11, MOS Max Mn Untà GN pa GP pa Tabella 11: Valor della corrente d dran per dspostv GN1 e GP1 che asscurano d poter correggere le varazon della corrente d leakage almeno fno alla temperatura d eserczo d 50 grad Celsus, valore per cu l massmo Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 61

62 13. Revsone 2 dell ASIC 62 sblancamento della corrente d leakage al nodo del pad d ngresso non supera 10 pa (fgura 46.b). Per verfcare l applcabltà d questo crcuto d controllo alle protezon ESD ho realzzato una smulazone dove è presente l PAD, completo d protezon e crcuto d correzone, e dove vene fornto n ngresso un segnale n corrente d 10 pa; a valle del PAD e del crcuto d correzone leggo la corrente per mezzo d un amperometro. La smulazone prevede che due generator d tensone (che per l momento smulano due DAC) faccano varare la tensone d gate d GN1 e GP1 come segue: la tensone d GN1 vara lentamente da VDD/2-16mV fno a VDD/2+16mV durante l perodo d smulazone d 2 s; la tensone d GP1 vara sulla stessa dnamca ma ogn 200ms. Fgura 50: Rcerca de possbl punt d lavoro de crcut d correzone GN1/GP1 applcat a pad Quello che vedo dalla fgura 50, è che esstono dvers punt d lavoro del crcuto d correzone: la lnea rossa rappresenta l valore d corrente d 10pA, la lnea nera nvece rappresenta l andamento della corrente msurata con l amperometro a valle del pad e de crcut d correzone. Quando questa curva ncroca la lnea rossa vuol dre che ho blancato le corrent d perdta. Cò dmostra la possbltà d realzzare una correzone fne del punto d lavoro de mos GN1 e GP1. I fgura 51 sono mostrat: n a) la caratterstca d dspersone de rferment postvo e negatvo de DAC generat con l crcuto d fgura 49; ed n b) la caratterstca d uscta de due DAC (n rosso l lmte nferore ed n nero quello superore). Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 62

63 13. Revsone 2 dell ASIC 63 (a) (b) Fgura 51: Smulazone Montecarlo del crcuto d correzone. a) Valutazone dello spread d tensone per l rfermento postvo e negatvo de DAC. b) Caratterstca d uscta de due DAC Quest rsultat sono frutto d una smulazone Montecarlo l cu scopo è quello d verfcare che l crcuto d controllo resca a garantre 64 lvell d tensone dstnt a cavallo del valore VDD/2. Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 63

64 14. DIARAD-II DIARAD-II Il layout d DIARAD-II è mostrato n fgura 52. S possono ndvduare 4 zone ndcate n fgura: A : Array d nove canal a doppa rampa pù un canale agguntvo d test (ved par. 9). B : Generatore d test (ved par. 11). C : Crcuto per la correzone delle corrent d leakage (ved par. 13). D : Frontedn Bufferd Gate Modulaton Input (ved par. 8.2). Fgura 52: Organzzazone del Layout d DIARADII Pnout d DIARAD-II D seguto rporto l pn-out dell ASIC DIARAD-II con la descrzone del pn stesso. Per ogn pn esste un prefsso che ndca l appartenenza ad una sezone dell ASIC: Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 64

65 14. DIARAD-II 65 BGMI per l frontend Buffer Gate Modulaton Input, A2R per frontend a doppa rampa, GT per l generatore d test, DAC per l crcuto d correzone e COM per pn comun a tutte le sezon. Qund partendo dall angolo superore snstro trovamo BGMI_out: pad d ngresso del segnale da ntegrare; A2R_ch0-9: pn d ngresso del segnale da ntegrare; GT_w_fA_out: uscta del generatore d test; BGMI_vrc: rfermento del comparatore; A2R_opAmp/opAmp2: uscta de due operazonal che rportano la tensone a cap della capactà d ntegrazone per l canale selezonato; GT_vrf_fA: rfermento per l generatore d test; COM_supplyp/n-33/18: pn d almentazone; A2R_serout: uscta del rgstro parallelo/serale de contator; A2R_vref: rfermento per gl ntegrator dell array; A2R_ext_ref_sca: rfermento esterno per la selezone della corrente d scarca; DAC_sgnal: pn d ngresso del segnale da proteggere; DAC_s_update: update del regstro serale/parallelo per confgurare due DAC; DAC_s_out: pn d uscta della lnea serale; DAC_s_n_: pn d ngresso della lnea serale; DAC_s_clock: clock della lnea serale; BGMI_tstBGMI: ngresso della corrente d rfermento che genera un segnale d test; BGMI_buffout: copa del segnale presente a cap della capactà d ntegrazone, bufferzzato per mezzo d operazonale; BGMI_sgnal: ngresso del segnale n corrente dal sensore; BGMI_vref: rfermento per l ntegratore; Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 65

66 A. Progetto de blocch funzonal per l ASIC 66 BGMI_vgmpol: tensone d controllo del cascode; BGMI_compref: rfermento del comparatore; DAC_ctap: pn d uscta, corrspondente al pn sgnal, protetto dal leakage; A2R_p-p: segnale png-pong che stablsce la durata dell ntervallo d ntegrazone per due ram del canale a doppa rampa; A2R_sg/ext: due lnee che decdono se l segnale da ntegrare provene dall nterno dell ASIC o dall esterno; A2R creset: resetta la capactà d ntegrazone e spegne l canale; A2R_a0-3: quattro lnee ndrzz; A2R_clrOvf: cancellazone del flag d overflow de contator; A2R_reset/reset2: lnee d reset delle due capactà d ntegrazone; clock: lne d clock che almenta contator; A2R_sn: pn d ngresso del regstro parallelo/serale; A2R sreset: reset del regstro parallelo/serale; A2R_sread: segnale d lettura, carca dat dal bus dat al regstro parallelo/serale; A. Progetto de blocch funzonal per l ASIC A.1. Adattamento dell Operazonale G0 Un componente fondamentale per la realzzazone dell ASIC DIARAD è un amplfcatore operazonale, possblmente ral-to-ral, e per l applcazone n oggetto con una banda frazonata d qualche MHz. Per la realzzazone d questo operazonale sono partto da un progetto esstente, l cu schema s trova n fgura 53, d cu ho modfcato: fattor d forma de MOS, per l passaggo dalla tecnologa a 0.25um alla tecnologa a 0.18um e per aumentare l guadagno ad anello aperto; capactà d compensazone sul buffer d uscta Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 66

67 A. Progetto de blocch funzonal per l ASIC 67 Fgura 53: Schema dell operazonale G0 La struttura dell operazonale è a tre stad: l prmo è costtuto dalla doppa coppa P/NMOS per avere un ngresso d tpo ral to ral. Il secondo stado è un cascode, che serve ad nserre uno stado ad alto guadagno. Il terzo è costtuto dal buffer d uscta che contene le capactà d compensazone. Nel desgn ho anche aggunto dummy transstor, necessar n fase d layout per realzzare una struttura che rsenta al mnmo de possbl effett d msmatch e delle varazon d processo durante la realzzazone dell ASIC. La prma modfca s è resa necessara n quanto l progetto, non completo, provenva da un precedente toolkt per tecnologa a 0.25um, che ho radattato e convertto n tecnologa UMC 0.18um. L operazonale è ral-to-ral e per questo ha due coppe n ngresso una n ed una p, polarzzate da una struttura, smmetrca per la coppa p e quella n, a specch d corrente. L amplfcazone del prmo stado dpende dal gm delle coppe n ngresso, con gm = K n,p I SS W L (A.1) (A.2) con l cambo d tecnologa sono cambat parametr d transconduttanza Kn e Kp, per cu fattor d forma delle coppe d ngresso l ho aggornat n modo da fornre lo stesso valore d gm=gmn=gmp. La seconda modfca s è nvece resa necessara n quanto nel progetto nzzle, l operazonale possedeva un margne d fase esguo d sol 20 grad. Per correggere questo parametro ho aumentato la capactà d compensazone dal valore d crca 1pF fno a 3pF, per avere un margne d fase d crca 60 grad. Questo è ve- Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 67

68 A. Progetto de blocch funzonal per l ASIC 68 W(µm) L(µm) fnger MN MP da 4.37 a Tabella 12: Calcolo de fattor d forma nel passaggo da 0.25um a 0.18um ro perché la capactà C C ntroduce un polo domnante, e agendo drettamente su d essa posso correggere la poszone d questo polo e varare l margne d fase aumentandolo[19]. In fgura 54.a sono mostrat modulo e fase d una smulazone AC per la valutazone del guadagno ad anello aperto e della banda passante. In questa fgura la curva con trangol ndca modulo e fase nella versone nzale dell operazonale; gl andament contrassegnat con quadrat ndcano nvece modulo e fase dopo la correzone de fattor d forma delle coppe d ngresso; nfne gl andament contrassegnat con cerch mostrano l andamento dopo la correzone delle capactà d compensazone. A.2. Desgn del comparatore I requst necessar del comparatore progettato per l canale a doppa rampa, ed usato anche nel front-end BGMI, sono quell d non avere una archtettura con clock, al fne d lmtare fenoment d charge feed-trough, essere compatto, con consum contenut ed avere un ntervallo d tenson d modo comune n ngresso accettabl per l funzonamento asseme all ntegratore a doppa rampa, nonchè la possbltà d sostenere un carco capactvo al massmo d 10pF e un prodotto guadagno ampezza d banda d poch MHz. La tensone d almentazone d questo comparatore come per l resto de crcut analogc è a 3.3V, e le tenson d modo comune massma e mnma n ngresso le ho fssate par a V max CM = 3.2V V mn CM = 1.0V La corrente d polarzzazone della coppa d ngresso è fssata ad un valore d 5 ua; da requst d modo comune ottengo l fattore d forma S3 S 3 = I ss KN(V GS3 V th ) 2 = (A.3) e anche l fattore S5 che consente d stablre la VDS5 sat (ved tabella 13). Per lo stado d uscta mponendo che VGS3=VGS27 s ottene l fattore d forma S27. Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 68

69 A. Progetto de blocch funzonal per l ASIC 69 (a) (b) Fgura 54: Confronto delle smulazon n AC per l calcolo del margne d fase Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 69

70 A. Progetto de blocch funzonal per l ASIC 70 Fgura 55: Schema crcutale del comparatore Infne s può calcolare l guadagno ad anello aperto come prodotto de guadagn de due stad A = 2g m1 2g m27 I ss (λ N + λ P ) I 27 (λ N + λ P ) = (A.4) MOS M1 M3 M5 M27 M32 S Tabella 13: Fattor d forma Le smulazon sono state condotte n DC al fne d estrapolare l valore del guadagno del comparatore, e al transtoro per valutare l tempo d rtardo τ P D tra ngresso ed uscta. I rsultat della smulazone n DC sono mostrat n fgura 56 dove la lnea marcata con l quadrato è l uscta del comparatore, la lnea marcata col trangolo è l rfermento a 2.8V mentre la lnea marcata col cercho è l uscta del buffer nvertente a valle del comparatore. La smulazone conferma valor d amplfcazone ad anello aperto stmat da calcol prelmnar con fattor d forma trovat, con una amplfcazone A V (crca 2.3V su 8uV d varazone del segnale d ngresso). Il tempo d rtardo ntrodotto dal comparatore così progettato è par a crca 150ns, come s può vedere dalla fgura 57, dove sono mostrat rsultat delle smulazon al transtoro. A fronte d una sovratensone d 10mV sopra la sogla fssata a 2.8V, regone n cu lavorerà l comparatore, s ha una rsposta come ndcato nelle curve D,E d fgura 57, dove la curva E ndca l uscta del comparatore e la curva D quella del buffer utlzzato per nvertre la logca del comparatore. Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 70

71 A. Progetto de blocch funzonal per l ASIC 71 Fgura 56: Smulazone n DC del comparatore Fgura 57: Valutazone del tempo d propagazone In ultmo ho effettuato una smulazone Montecarlo per valutare la tensone d offset d questo comparatore. Al nodo non nvertente è applcato l rfermento d 2.8V mentre al termnale nvertente s applca uno sweep n tensone, qund s regstra l valore d tensone per cu all uscta del comparatore s ha una transzone. Per una smulazone con 500 terazon la tensone d offset del comparatore s attesta ad un valore d crca 340uV, valore accettable per l progetto del canale n quanto l valore mposto come lmte è par ad 1 mv (ved 9.1). La dstrbuzone della tensone d offset è mostrata n fgura 58. Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 71

72 A. Progetto de blocch funzonal per l ASIC 72 Vref=2.8V Vout Vout=VDD/2 [V] Fgura 58: Smulazone Montecarlo per valutare la tensone d offset del comparatore A.3. Desgn del Bandgap reference Voltage All nterno dell ASIC ho dvers crcut che necesstano d rferment d tensone, che è preferble mantenere all nterno dell ASIC, al fne d lmtare l numero d connesson e d rdurre l ntroduzone d rumore dal mondo esterno. Per fare cò ho prevsto un bandgap voltage reference come elemento d base per generare rferment necessar a var canal d ntegrazone. Ho decso d realzzare un bandagap con MOS a canale lungo, senza l auslo d un operazonale, n quanto posso realzzare una struttura come quella d fgura 59. La tensone VD deve essere par alla caduta sulla resstenza e sul dodo del secondo ramo, quando due ram sono blancat e percors dalla stessa corrente [19] e tutt transstors sono n saturazone. Per essere scuro d cò ho utlzzato MOS a bassa tensone d sogla, dsponbl con questa tecnologa per cu R = n ln(k) V T (A.5) I V D1 = V D2 + I R (A.6) V ref = V D3 + I β R (A.7) V ref T = V D3 T + β R ln(k) V T T (A.8) se V T / T = 0.085mV/K dalle smulazon ottengo che V D3 / T = 1.18mV/K. Rsolvendo le equazon alla magla trovo due fattor d forma S1 e S2 della parte bassa del bandgap come Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 72

73 A. Progetto de blocch funzonal per l ASIC 73 Fgura 59: BGR con MOS a canale lungo S1=0.0276=W/L=1/36 µm S2=0.007, che conduce ad un rapporto d forma non applcable. Imponendo M1=M2=M3=M4, I= na ne ram del bandgap con le tenson d sogla estrapolate per MOS a low treshold: Vtn=0.424V e Vtp=0.5V, trovo che M3 ed M4 lavorano sotto sogla. A questo punto rduco Wp da 1µm a 0.8 µm, con una corrente d polarzzazone che dventa d 19.8nA e tutt MOS n saturazone quando la resstenza R ha valore d crca 2 MΩ. A questo punto posso trovare l fattore moltplcatvo β come: Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 73

74 A. Progetto de blocch funzonal per l ASIC 74 β = V ref / T n ln(k) V T T (A.9) = 13; (A.10) k = 4; (A.11) Con quest parametr la resstenza sul ramo d sucta del bandgap dovrebbe avere un valore dell ordne de 20 MOhm, troppo elevato per essere ntegrato. Per mantenere l desgn prescelto e poter lavorare con resstenze dell ordne de kohm, ho aumentato la corrente d bas ad 1uA aumentato la lunghezza de MOS M1 fno alla massma consentta (50 um) ho mposto M2=M3=M4 e con dmensonament rportat n tabella 14 ottengo l comportamento desderato, con un rfermento d tensone d crca 1,2V. MOS W (um) L(um) Parametro Valore M β 13.8 M k 5 Tabella 14: Dmensonamento de MOS del bandagap voltage reference Il rsultato della smulazone con l nuovo dmensonamento ottenuto è mostrato n fgura 60 A.4. Traslator d lvello Per poter far dalogare la perfera dgtale, almentata a 1.8V con la perfera analogca a 3.3V ho progettato due tp d converttor d lvello l prmo da 1.8V a 3.3, mostrato n fgura 61.b, e con una struttura a doppo buffer, n cu l prmo buffer ha una dnamca d lavoro rdotta, dovuta a carch RP ed RN, opportunamente polarzzat da MOS M1, M2 ed M3. Questo converttore è utlzzato per convertre segnal d controllo generat dalla perfera dgtale che devono arrvare fno alla perfera analogca (p.es. la lnea che resetta la capactà d ntegrazone, o che dà l va all ntegrazone, o quella che ablta la corrente d scarca). Il secondo tpo d converttore è nvece utlzzato per convertre l segnale d uscta de comparator del canale a doppa rampa, segnale con una dnamca d 3.3V, n un segnale dgtale che controlla l attvazone/dsattvazone della corrente d scarca. Lo schema elettrco del converttore è mostrato n fgura 61.a. Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 74

75 A. Progetto de blocch funzonal per l ASIC 75 Fgura 60: Tensone d rfermento d 1.2V per l bandgap reference MOS W (nm) L (nm) M1=M M RP=RP Tabella 15: Dmensonamento del converttore d lvello da 1.8 a 3.3 V Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 75

76 A. Progetto de blocch funzonal per l ASIC 76 (a) (b) A.5. PAD I/O Fgura 61: Traslator d lvello: a) da 1.8 V a 3.3V, b) da 3.3V a 1.8V MOS W (nm) L (nm) MODELLO 3.3/1.8V MP M_33 MN M_33 MP M_18 MN M_18 Tabella 16: Dmensonamento del converttore d lvello da 3.3 a 1.8 V I pad analogc dell ASIC DIARAD sono stat da me progettat secondo le lnee guda della UMC, e sono provvst per l appunto della struttura del PAD e delle protezon contro le scarche elettrostatche. Per quel che rguarda pad dgtal, nvece d realzzare due component dstnt, uno per pn d ngresso ed uno per quell d uscta, ho preferto realzzare un pad confgurable per mezzo d una lnea d controllo che è possble legare al ral postvo per far comportare l dspostvo come un pn d nput, mentre è suffcente collegarla al ral negatvo per realzzare un pn d output. La struttura del pad è mostrata n fgura 62 dove A : ngresso dal mondo esterno B : protezon ESD C : Schmtt Trgger con conversone de lvell logc a 1.8V D : buffer three-state Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 76

77 A. Progetto de blocch funzonal per l ASIC 77 Fgura 62: Struttura del pad d I/O dgtale E : buffer nvertente per l abltazone del segnale d drezone (ngresso o uscta) F : porte Nand e Nor per l controllo delle strutture d polarzzazone de MOS d uscta G : struttura d polarzzazone de mos d uscta H : buffer che controllano MOS d uscta MN e MP : MOS d uscta. Ho prevsto, al punto C, drettamente nella cella del pad d I/O, l trgger d Schmtt per convertre segnal da lvell d 3.3V del mondo esterno, a lvell d 1.8V de crcut logc ntern all ASIC. Una smulazone sgnfcatva del pad è mostrata n fgura 63: n questo grafco la curva data ndca l segnale d controllo, la curva world_old ndca l segnale tradotto da pad verso l mondo esterno con le porte NAND e NOR utlzzate nella perfera dgtale, mentre l segnale world è l uscta con le porte adattate NAND e NOR con fanout maggore. Le strutture H d fgura 62, sono degl adattator d lvell logc da 1.8V a 3.3V, e per essere plotat con segnal con front d salta e dscesa d 10ps, necesstano d un segnale d controllo generato da una porta con un maggor fan-out d una porta logca a dmensone mnma. Per questo motvo le NAND e NOR de pad d uscta hanno fattor d forma quadruplcat. Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 77

78 A. Progetto de blocch funzonal per l ASIC 78 Fgura 63: Smulazone senza adattamento delle NAND e NOR d uscta A.6. Logche Nella mgrazone dalla tecnologa a 0.25um a quella a 0.18um, dopo aver stmato parametr d transconduttanza Kp e Kn per transstors MOSn e MOSp rspettvamente, m sono occupato del desgn delle porte logche d tutta la perfera dgtale come ad esempo nverter, nand, nor. Voglo realzzare delle porte logche con transzone dallo stato logco alto a quello basso, e vceversa, par a VDD/2. Vout VDD/2 Vn Fgura 64: Inverter: porta, caratterstca, e crcuto equvalente Dalla fgura 64, quando la tensone n ngresso è par a VDD/2, n quel momento o voglo che avvenga la transzone, qund cò vuol dre che due MOS che compongono l nverter sono entramb attv con una VGS par a VDD/2 ovvero, nel mo caso d 0.9V. Uguaglando la corrente ne due MOS ottengo che R N eq = R P eq (A.12) K P S P (V GS V tp) 2 = K N S N (V GS V tn) 2 (A.13) (A.14) con Wn=240nm,Ln=180nm ottengo che Wp=1197nm, Lp=180nm, dmensonamento che caratterzza tutt crcut logc progettat ed utlzzat nell ASIC. Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 78

79 B. Parametr per le smulazon 79 B. Parametr per le smulazon Le smulazon sono state condotte con l Analog Envronment d Cadence. Prma d affrontare le smulazon ho condotto de calcol d massma per stablre l punto d partenza per le smulazon. Durante l esecuzone de calcol d massma occorre conoscere de parametr caratterstc de MOS come ad esempo parametr d transconduttanza (K N e K P ), l valore d λ, e la capactà dell ossdo d gate, nonchè le tenson d sogla de transstors. Ho estrapolato quest parametr dal toolkt della fondera come meda alle vare tenson e corrent d polarzzazone de transstors, e rporto rsultat n tabella 17 Esrtapolat Valore Untà A K N 1,68E-4 2 V A K P 3,98E-5 2 V λ N 8,18E-3 V 1 λ P 1,56E-2 V 1 Costant C OX 4,93E-15 F m µ N 3,41E-2 2 V s m µ N 8,07E-3 2 V s Tabella 17: Parametr de MOS per le smulazon Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 79

80 C. Banco d Test 80 C. Banco d Test Dopo l progetto la smulazone ed l layout dell ASIC DIARAD, m sono dedcato al progetto del banco d test. Tale banco deve essere n grado d almentare l A- SIC e gestre segnal d controllo, al fne d rendere l pù semplce possble l collegamento al calcolatore ed l recupero de dat. Dal punto d vsta elettrco l banco d test deve essere n grado s fornre l almentazone a 3.3V l almentazone a 1.8V 5 rferment d tensone, 2 per l array d canal a doppa rampa (vref e vrcomp) e 3 per l canale BGMI (vref, compref e vgmpol) 3 rferment d corrente: per l generatore d test, per l rfermento della corrente d test del canale BGMI e dell array d canal a doppa rampa. Per la gestone dell almentazone ho adottato una scheda elettronca gà realzzata all nterno del laboratoro equpaggata con un DAC 128S085 che fornsce rferment a 5 operazonal d potenza n grado d erogare fno a 2A d corrente. Per la comuncazone con l calcolatore ho adottato una scheda commercale d nterfaccamento USB (XEM3010) con una FPGA Xlnx Spartan-III prodotta dalla Opal Kelly che rende dsponbl anche le lbrere d comuncazone su protocollo USB. La scheda d test che devo progettare deve qund poters nterfaccare con queste due altre schede, deve poter fornre anche la possbltà d alloggare una scheda d supporto per le verson bare-slcon dell ASIC. Lo schema a blocch del banco d test è mostrato n fgura 65.a, con l dettaglo della scheda d test n b). La scheda d test è controllata dal calcolatore per mezzo della scheda d nterfaccamento USB XEM3010 che s applca alla parte nferore della scheda d test stessa, da cu rceve l almentazone. Attraverso un software da me appostamente svluppato è possble controllare lvell d tensone e corrente d rfermento, l abltazone delle vare sezon dell ASIC, nonchè le fas d ntegrazone per mezzo de segnal d controllo. Come s può vedere dallo schema elettrco top-level d pagna 83, s ndvduano 6 sezon della scheda d test: 1. Socket per l ASIC U_Darad_v1; 2. Socket per la scheda XEM3010 U_Xem3010; 3. Socket per la scheda d almentazone U_powernterface; Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 80

81 C. Banco d Test 81 (a) (b) Fgura 65: Schema a blocch (a) del banco e (b) della scheda d test 4. Rferment d tensone U_RfermentTensone; 5. Rferment d corrente con DAC7800 U_DACCorrente; 6. Rferment d corrente analogc U_GC1 e U_GC2. Il socket per l ASIC è d due tp: un prmo socket per le verson ncapsulate con package PLCC84, un secondo costtuto da due connettor femmna 2x20 p. 2.54mm per l alloggamento d una scheda per le verson da bondare dell ASIC (Ved pag. 84). L Alloggamento per la scheda XEM è realzzato sul lato bottom per mezzo d due connettor SAMTEC ad 80 pn (ved pag. 89). La sezone d potenza prevede l alloggamento della scheda Alce Gamma Zero Power Interface e un fltro p-greco per l almentazone (ved pag. 86). I rferment d tensone sono realzzat per mezzo del DAC DAC1 a 12 bt della Natonal (DAC - 128S085), gestto da una lnea SPI (ved fgura a pag. 85), le cu uscte sono bufferzzate per mezzo d 8 operazonal OP1A - OP1D e OP2A-OP2D del tpo LM324. Questo DAC è polarzzato con un rfermento da 4.096V garantto dall ntegrato REF2 del tpo LM4132BMF-4.1 (ved pag. 85). Per quel che rguarda rferment d corrente, varabl da 500nA fno a 2uA, ho decso d realzzarl graze ad un DAC n corrente ed un crcuto analogco. L nte- Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 81

82 C. Banco d Test 82 grato utlzzato per U1 ed U2 (ved schema a pag. 88) è un DAC7800 della Texas, acnh esso regolato per mezzo d una lnea SPI. Normalmente quest ntegrat fornscono un rfermento con un LSB d 1mA, nvece o voglo un LSB d 100nA, per cu devono essere rcalcolat valor delle resstenze R1,R2,R13 ed R15 (schema a pag. 88) ed aggornat al valore d 10kΩ. Con quest DAC creo rferment per generatore d test; corrente d test del canale a doppa rampa e corrente d test del canale BGMI La quarta uscta è dsponble sul BNC BN8 (ved gl schem a pag. 87 e 88). I rferment analogc d corrent l ho nvece realzzat per mezzo d un crcuto costtuto da un operazonale con ngress a JFET (OPA602) collegato come descrtto n fgura 70 ad un rfermento d corrente REF1 (REF200 della Texas). Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 82

83 C. Banco d Test 83 U_power_nterface power_nterface.schdoc ENABLE_A U_xem3010 ENABLE_A ENABLE_B xem3010.schdoc ENABLE_B TFLAG_A ENABLE_C TFLAG_A ENABLE_C ENABLE_A TFLAG_B ENABLE_D XBUS_13 TFLAG_B ENABLE_D CS DAC1 ENABLE_B TFLAG_C SCHEDA DIARAD XBUS_04 XBUS_15 TFLAG_C CS DAC2 ENABLE_C TFLAG_D XBUS_02 XBUS_17 A TFLAG_D ENABLE_D DR_N V 3.3V +1.65V XBUS_19 GC1 A VOUTA_P TFLAG_A DRA_GND 1.65V YBUS_00 GeneratoreCorrente.SchDoc IFLAG_A VOUTB_P TFLAG_B IFLAG_A DR_P V DRA_TDO YBUS_02 VS GC_Rf-fA IFLAG_B VOUTC_P XBUS_11 TFLAG_C VS SOURCE1 IFLAG_B DR_PA33 3.3V 2.55V +0.9V DRA_TDI YBUS_04 GC tst_bgmi IFLAG_C VOUTD_P XBUS_09 TFLAG_D SOURCE2 IFLAG_C DRA_TCK YBUS_06 CS_GC1 IFLAG_D XBUS_07 IFLAG_A CS IFLAG_D DRA_UP YBUS_08 RS_GC1 1.65V 0V XBUS_05 IFLAG_B RS DRA_RESET YBUS_10 SHT_GC1 XBUS_03 IFLAG_C SHDN DRA_HOLD YBUS_12 SERIAL_CLK 0.75V -0.9V XBUS_01 IFLAG_D SCK SYNCN_DAC_P YBUS_14 SERIAL_DATA SYNCN_DAC SI SERIAL_CLK DRB_W_RESET SCLK_DAC XBUS_39 SERIAL_DATA DRB_W_TEST SERIAL_DATA DIN_DAC GND -1.65V XBUS_37 YBUS_01 SYNCN_DAC_P YBUS_03 PS_POT DR_CLR YBUS_05 GC2 XBUS_53 RSTN_POT DR_SELCH YBUS_07 GeneratoreCorrente.SchDoc XBUS_51 SERIAL_CLK DR_S_RESET YBUS_09 GC test_rf PS_POT XBUS_49 R_W_POT VS SOURCE1 PS_POT DR_S_READ YBUS_11 RSTN_POT XBUS_47 DAC_UPD B SOURCE2 RSTN_POT DR_S_CLOCK YBUS_13 CS_GC2 SERIAL_DATA XBUS_45 DAC_UPD A CS DIN_POT DR_SEROUT YBUS_15 RS_GC2 SERIAL_CLK XBUS_43 DAC_CLR RS CLK_POT YBUS_17 SHT_GC2 SYNCN_DAC_R SHDN YBUS_19 SERIAL_CLK R_W_POT DR_READ CS_GC1 SCK R_W_POT YBUS_44 YBUS_21 SERIAL_DATA DR_P-P RS_GC1 SI YBUS_46 YBUS_23 DR_EXT SHT_GC1 YBUS_48 YBUS_25 DR_INT CS_GC2 YBUS_50 YBUS_27 DR_RESET RS_GC2 YBUS_52 YBUS_29 BN7 DR_RESET2 SHT_GC2 YBUS_54 YBUS_ DR_CLOCK YBUS_56 YBUS_33 Tyco B SC1 B DR_PA33 Power R10 SCREW GND DR_N18 _test_rf R11 0 GC test_rf SC3 DR_P18 Power 0 DAC test_rf DR_N18 DR_P18 R16 GND MH U_darad_v1 Power _tst_bgmi R17 GC tst_bgmi DR_PA33 0 DAC tst_bgmi darad_v1_adapt.schdoc R24 SCREW Rf-fA R27 GC_Rf-fA SC4 DR_CLOCK C7 C8 C25 0 DAC_Rf-fA DR_CLOCK DR_EXT DR_A0 DR_EXT DR_A0 100nF, 16V, Ceramco DR_INT DR_A1 MH DR_INT DR_A1 100nF, 16V, Ceramco DR_P-P DR_A2 DR_P-P DR_A2 10nF, 16V, Ceramco DR_READ DR_A3 GND GND GND DR_READ DR_A3 SCREW DR_RESET DR_SEROUT DR_RESET DR_SEROUT DR_RESET2 DR_S_CLOCK DR_RESET2 DR_S_CLOCK DR_SELCH DR_S_RESET DR_SELCH DR_S_RESET U_RfermentTensone DR_CLR DR_S_READ DR_CLR DR_S_READ RfermentTensone.SchDoc C DR_VREF VREF DACCorrente C Power DR_VRCOMP H8500 VRCOMP DACCorrente.SchDoc DRA_GND DRB_VREF DRA_GND VREFBGMI DRA_HOLD DRB_VGMPOL FLTD_REF DRA_HOLD VGMPOL FLTD_REF FLTD_REF POLMAT DRB_COMPREF DRA_ONE- POLMAT COMPREF DRA_RESET DRA_REF SERIAL_CLK DRA_RESET DRAD REFA DAC_CLK VOUT7 SERIAL_DATA VOUT7 DAC_DATAIN DRA_TDI VOUT8 DRA_TDI VOUT8 DAC_UPD B DRA_TDO DAC_UPD B DRA_TDO SCH_POL DAC_UPD A DRA_TCK B_VREF DAC_UPD A DRA_TCK B_VREF DAC_CLR DRA_UP B_VRCOMP DAC_CLR DRA_UP B_VRCOMP B_VREFBGMI DAC test_rf DRA_ZERO- B_VREFBGMI DAC test_rf B_VGMPOL CS DAC1 DAC tst_bgmi DRA_ONE_AMPLI VINT B_VGMPOL CS DAC1 DAC tst_bgmi B_COMPREF CS DAC2 DAC_Rf-fA VINT2 B_COMPREF CS DAC2 DAC_Rf-fA DRA_ONE_INT _test_rf R23 B_REFA B_REFA DRA_ONE_TH DR_ITEST_RIF B_VOUT7 DRA_REF DR_VRCOMP B_VOUT7 DRA_REF DR_VRCOMP SCH_POL DR_VREF B_VOUT8 DRA_ZERO_AMPLI DR_VREF DRA_ZERO_INT SYNCN_DAC_R DRA_ZERO_TH /SYNC SERIAL_CLK SCLK SERIAL_DATA SDIN refrences 200mA Buffered References sg.- channels controls DR_NA33 DR_PA33 DR_N18 DR_P18 addr - seral DRB_VREF DRB_VREF DRB_COMPREF DRB_W_RESET DRB_COMPREF DRB_W_RESET DRB_VGMPOL BGMI DRB_W_TEST DRB_VGMPOL DRB_W_TEST Rf-fA DRB_RIF_fA _tst_bgmi DRB_I_TST_BGMI D DRB_W_BUFFOTA D refrences DR_A0 DR_A1 DR_A2 DR_A3 XBUS_54 XBUS_56 XBUS_55 XBUS_57 MH SCREW SC2 GND MH PROGETTO: DIARAD Test Board ID PROGETTO: projectid DOC.: DIARAD_V1_tb_rev0.SchDoc PAG. d 1 7 COMMITTENTE ESECUTORE REV DATA DESCRIZIONE DISEGNATO VERIFICATO APPROVATO CREAZIONE PETULLA' PETULLA' 1 16/06/2009 Ing.F. Petulla' INFN Sez. Roma TRE Fgura 66: Schema elettrco della scheda d test, pag. 1 Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 83

84 C. Banco d Test BN1 BN2 A H3 A VINT2 VINT 1 2 DR_A3 DR_CLR 3 4 DR_SELCH DR_S_RESET 5 6 GND GND DR_S_READ DR_S_CLOCK 7 8 DR_SEROUT DR_PA DR_fA_OUT DRB_RIF_fA DR_NA33 DRB_W_RESET DRB_W_TEST DRB_I_TST_BGMI DRB_W_BUFFOTA DRB_SIGNAL DRB_VREF DRB_VGMPOL DRB_COMPREF DRA_TDO DRA_TDI DRA_TCK DRA_UP DRA_RESET DRA_HOLD DRA_ONE- GND DRA_ZERO- GND DRA_GND DRA_REF DIARAD1 PartNumber: / Darad Chp VINT2 VINT DR_A3 DR_CLR DR_SELCH DR_S_RESET DR_S_READ DR_S_CLOCK DR_SEROUT DR_PA33 DR_fA_OUT DRB_RIF_fA DR_NA33 DRB_W_RESET DRB_W_TEST DRB_I_TST_BGMI DRB_W_BUFFOTA DRB_SIGNAL DRB_VREF DRB_VGMPOL DRB_COMPREF VINT2 VINT DR_A3 DR_CLR DR_SELCH DR_S_RESET DR_S_READ DR_S_CLOCK DR_SEROUT DR_PA33 DRB_RIF_fA DR_NA33 DRB_W_RESET DRB_W_TEST DRB_I_TST_BGMI DRB_W_BUFFOTA DRB_VREF DRB_VGMPOL DRB_COMPREF 53 B 75 N.C. N.C. 52 B 76 N.C. N.C. 51 H2 77 N.C. DR_A2 DR_A1 N.C N.C. DR_A0 DR_CLOCK N.C N.C. DR_RESET2 DR_RESET N.C DR_A2 80 N.C. DR_INT DR_EXT DR_A2 A DR_A1 81 N.C. DR_P-P DR_READ DR_A1 A1 46 DRA_TDO 9 10 DR_A0 82 TDO DRA_TDO DR_A0 A0 45 DRA_TDI GND GND DR_CLOCK 83 TDI DRA_TDI ACH1 ACH0 DR_CLOCK CLOCK 44 DRA_TCK DR_RESET2 84 TCK DRA_TCK ACH3 ACH2 DR_RESET2 RESET2 DIARAD V1 43 DRA_UP UP DRA_UP ACH5 ACH4 N.C. 42 DRA_RESET DR_RESET RESET DRA_RESET BN4 ACH7 ACH6 DR_RESET RESET 41 DRA_HOLD DR_INT HOLD DRA_HOLD POLMAT ACH8 DR_INT INT 40 DRA_ONE- DRA_ONE- POLMAT DR_EXT ONE- DRA_ONE- SCH_POL DR_EXT EXT 39 GND DR_P-P N.C. DR_VREF DR_VRCOMP DR_P-P P-P DR_READ N.C. DR_N18 DR_ITEST_RIF DR_READ READ N.C. BN5 DRA_ZERO_TH DR_P18 N.C N.C. DRA_ZERO_INT DRA_ZERO_AMPLI N.C. 35 DRA_ZERO- DRA_ZERO ZERO- DRA_ZERO- N.C. 34 DRA_GND GND GND DRA_GND DRA_ONE_AMPLI DRA_ONE_TH N.C. 33 DRA_REF REF DRA_REF DRA_ONE_INT GND N.C PartNumber: / GND BN3 H4 C DRA_GND C DRA_REF DR_VRCOMP DR_VREF DR_ITEST_RIF DR_N18 DR_P18 DRA_ZERO_TH DRA_ZERO_AMPLI DRA_ZERO_INT DRA_ONE_TH DRA_ONE_AMPLI DRA_ONE_INT DR_VRCOMP DR_VREF DR_ITEST_RIF DR_N18 DR_P18 DRA_ZERO_TH DRA_ZERO_AMPLI DRA_ZERO_INT DRA_ONE_TH DRA_ONE_AMPLI DRA_ONE_INT D D PROGETTO: DIARAD Test Board ID PROGETTO: projectid DOC.: darad_v1_adapt.schdoc PAG. d 2 7 COMMITTENTE ESECUTORE REV DATA DESCRIZIONE DISEGNATO VERIFICATO APPROVATO CREAZIONE PETULLA' PETULLA' 1 16/06/2009 Ing.F. Petulla' INFN Sez. Roma TRE DR_SCH ACH0 ACH1 ACH2 ACH3 ACH4 ACH5 ACH6 ACH7 ACH ACH0 ACH1 ACH2 ACH3 ACH4 ACH5 ACH6 ACH7 ACH8 SCH VRCOMP VREF ITEST_RIF N18 P18 ZERO_TH ZERO_AMPLI ZERO_INT ONE_TH ONE_AMPLI ONE_INT VINT2 VINT A3 _CLR SEL_CH S_RESET S_READ S_CLOCK SEROUT PA33 fa_out RIF_fA NA33 W_RESET W_TEST I_TST_BGMI W_BUFFPUTOTA SIGNAL VREF VGMPOL COMPREF SCH_POL SCH_POL BN GND Header DRA_ZERO_TH DRA_ZERO_AMPLI DRA_ZERO_INT DRA_ONE_TH DRA_ONE_AMPLI DRA_ONE_INT Fgura 67: Schema elettrco della scheda d test, pag. 2 Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 84

85 C. Banco d Test Farnell: LM4132BMF-4.1/NOPB Voltage Reference +5V REF2 Power 4 VIN VREF 5 DAC_REF DAC_REF +5V C11 +5V C12 C13 C14 OP1A OP1B A 47uF, 16V, Elettroltco, Case D 1 N.C. R uF, 16V, Elettroltco, Case D Quad Op Amp Quad Op Amp A GND EN 3 5 1IN+ 2IN+ 10K GND 100nF, 16V, Ceramco 0.125W GND 1OUT 1 2OUT 7 10nF, 16V, Ceramco 2 3 LM324MT/NOPB Farnell: IN+ 8 3OUT 9 3IN- Quad Op Amp B_VGMPOL 2IN- GND VREFBGMI 11 4 VRCOMP VREF Quad Op Amp Quad Op Amp Farnell: B_VREFBGMI B_VOUT7 GND FLTD_REF C FLTD_REF OP2C C OP2D 1IN- OP1C OP1D SDIN SDOUT 10 3IN+ 12 4IN+ /SYNC 8 14 /SYNC 3OUT 4OUT SCLK SCLK B DAC B 3IN- 4IN- SDIN 1 Dn SCLK 16 SDIN 2 15 Dout /SYNC Quad Op Amp Quad Op Amp SDOUT L1 8 3 DAC_REF 9 VREF1 Vout-A 4 VREF B_VRCOMP B_REFA VREF VREF2 Vout-B VRCOMP +5V VRCOMP Power Vout-C 5 VGMPOL VGMPOL C15 C16 7 VA Vout-D 6 VREFBGMI OP2A OP2B VREFBGMI 14 COMPREF 10nF, 16V, Ceramco C17 C18 Vout-E COMPREF 13 REFA nF, 16V, Ceramco Vout-F REFA 1IN+ 2IN+ L2 12 VOUT7 Vout-G VOUT VOUT8 1 7 GND Vout-H VOUT8 1OUT 2OUT 100nF, 16V, Ceramco DAC 2 6 R26 10nF, 16V, Ceramco 1IN- GND DAC128S085CIMT 2IN- Farnell: IN+ 14 4OUT 13 4IN- Quad Op Amp B_VOUT8 VGMPOL VOUT8 VOUT7 REFA COMPREF B_VREF B_COMPREF 0 FLTD_GND FLTD_GND +5V +5V C19 C20 C21 C22 PROGETTO: DIARAD Test Board ID PROGETTO: projectid D D DOC.: RfermentTensone.SchDoc PAG. 3 d 7 100nF, 16V, Ceramco 100nF, 16V, Ceramco COMMITTENTE ESECUTORE REV DATA DESCRIZIONE DISEGNATO VERIFICATO APPROVATO 10nF, 16V, Ceramco Ing.F. Petulla' 1 16/06/2009 CREAZIONE PETULLA' PETULLA' 10nF, 16V, Ceramco INFN GND GND Sez. Roma TRE Fgura 68: Schema elettrco della scheda d test, pag. 3 Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 85

86 C. Banco d Test Il DS1844 puo' essere usato nseme all'ad5252. La sequenza I2C e': DS1844: START A2 A1 A0 x STOP AD5252: START A1 A0 x STOP A A n totale ho 1 DS1844 e 2 AD5252 per un totale d 3 dspostv qund non c'è problema, posso gnorare l bt A2, ovvero sul DS1844 lo metto n pullup, e cos' facco anche con A0 e A1 del DS1844 cos' ndrzzo l'unco DS1844 con 111=7, senza avere bus contentons: DS1844=111 AD5252=100 AD5252= Il DS1844 non e' d vtale mportanza n quanto mposta solamente la corrente d cortocrcuto dell'opa 567. Tuttava questo componente e' lmtato n corrente!!! +5V 1 2 TFLAG_A 3 4 TFLAG_A B ENABLE_A 5 6 B ENABLE_A VOUTA_P V VOUTA_P VOUTE IFLAG_A 9 10 R19 R20 R21 IFLAG_A VOUTG DIN_DAC 0.125W 0.125W 0.125W DIN_DAC TFLAG_B SYNCN_DAC 10K 10K 10K TFLAG_B SYNCN_DAC ENABLE_B RA1 0 PS_POT ENABLE_B PS_POT VOUTB_P RSTN_POT VOUTB_P RSTN_POT IFLAG_B DIN_POT RB1 0 IFLAG_B DIN_POT A VOUTF TFLAG_C TFLAG_C VOUTH ENABLE_C RB2 0 ENABLE_C DOUT_DAC A0 VOUTC_P SCLK_DAC RA2 VOUTC_P SCLK_DAC IFLAG_C R_W_POT IFLAG_C R_W_POT DOUT_POT TFLAG_D CLK_POT RB3 0 TFLAG_D CLK_POT A1 ENABLE_D ENABLE_D IFLAG_D IFLAG_D VOUTD_P VOUTD_P H1 DS1844 puo' lavorare n I2C oppure come serale a 5 fl. C C Montare le RBx per I2C oppure RAx per serale 5 fl GND GND PROGETTO: DIARAD Test Board ID PROGETTO: projectid D D DOC.: power_nterface.schdoc PAG. 4 d 7 COMMITTENTE ESECUTORE REV DATA DESCRIZIONE DISEGNATO VERIFICATO APPROVATO Ing.F. Petulla' 1 16/06/2009 CREAZIONE PETULLA' PETULLA' INFN Sez. Roma TRE Fgura 69: Schema elettrco della scheda d test, pag. 4 Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 86

87 C. Banco d Test REF1 D uA SINK1 TP1 2 7 D2 R3 1M W 1% 100uA SINK2 6 0 R4 SOURCE1 sub 5 0 R5 +5V A 0 R6 3 +5V A 4 0 R7 C1 C2 100nF, 16V, Ceramco IC1 REF200 Current Reference ADDR=0 16V REF200AU Ceramco 3 10nF, 16V, Ceramco Farnell: V +IN 16V IC2 Ceramco GND MCP42XXX 6 TP2 Out TP3 R8 R9 CS 1 CS CS 8 A100K3 TP4 0 0 SHDN 12 PA0 SINK1 2 SHDN SHDN 9 -IN 11 PW0 RS RS 10 RS R PB0 B100K3 1 -VS Tr GND TP5 SCK 2 SCK SCK 7 A100K1 OPA602 SI 3 PA1 SI SI 6 OPA602AUE4 13 PW1 SO R 5 B100K1 Farnell: GND PB1 C3 Ceramco 16V 10nF, 16V, Ceramco B B VS A100K1 B100K1 4 5 Tr NC +VS 8 7 Collegare normalmente a GND (OK da smulazon) Collegare a VS se non c'e' abbastanza dnamca B10K1 R12 1% 0.125W 5K0 GND GND ADDR=1 +5V C 6 GND C Out Ceramco 1 CS 8 SINK2 12 PA0 SHDN 9 11 PW0 TP8 SINK2 2 RS R 10 B10K3 -IN PB0 SOURCE2 TP6 3 +IN VS Tr Tr NC +VS 8 7 IC3 R14 1M0 +5V 0.125W 1% TP7 C4 +5V 10nF, 16V, Ceramco 16V C5 100nF, 16V, Ceramco 16V Ceramco A100K3 B100K3 4 VSS VS VDD 14 IC4 MCP42XXX SCK SI SO PA1 PW1 R PB1 7 SINK1 6 5 B10K1 OPA602 OPA602AUE4 GND C6 Ceramco 16V 10nF, 16V, Ceramco 4 VSS VDD 14 R18 1% 0.125W 5K0 B10K3 GND +5V C9 C10 PROGETTO: DIARAD Test Board ID PROGETTO: DIARAD_V1 D 100nF, 16V, 100nF, Ceramco 16V, Ceramco DOC.: GeneratoreCorrente.SchDoc PAG. 5 d 7 D COMMITTENTE ESECUTORE REV DATA DESCRIZIONE DISEGNATO VERIFICATO APPROVATO Ing.F. Petulla' 0 16/06/2009 CREAZIONE PETULLA' INFN GND Sez. Roma TRE Fgura 70: Schema elettrco della scheda d test, pag. 5 Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 87

88 C. Banco d Test A A U1 U2 +5V +5V R1 10K, 0.01% Metal Flm Precson R2 10K, 0.01% Metal Flm Precson VDD RFB A R13 10K, 0.01% Metal Flm Precson VDD RFB A 2 DAC_Rf-fA 2 DAC test_rf IOUT A DAC_Rf-fA R15 10K, 0.01% Metal Flm Precson IOUT A DAC test_rf 1 1 AGND A AGND A 9 9 GND DGND GND DGND FLTD_REF DAC_CLK DAC_DATAIN DAC_UPD A DAC_UPD B DAC_CLR FLTD_REF FLTD_REF DAC_CLK DAC_DATAIN DAC_UPD A DAC_UPD B DAC_CLR VREF A VREF B CLK DATA IN UPD A UPD B CLR RFB B IOUT B AGND B CS FLTD_GND DAC tst_bgmi FLTD_GND DAC tst_bgmi GND DAC7800 DAC7800 B DAC7800KU DAC7800KU B Farnell: Farnell: Manufacturer: TI Manufacturer: TI CS DAC1 CS DAC2 CS DAC1 CS DAC2 FLTD_REF FLTD_REF DAC_CLK DAC_DATAIN DAC_UPD A DAC_UPD B DAC_CLR VREF A VREF B CLK DATA IN UPD A UPD B CLR RFB B IOUT B AGND B CS FLTD_GND FLTD_GND Tyco BN8 DAC7800 d default esce con 1mA. Un uscta me la prendo e la mando sul BNC per msurarla out= -4095/4096 * Vref out= -4095/4096 * Vref/R s fa un gan scale voglo LSB=100nA da cu C C 1mA/100nA= 10K +5V C9 C10 PROGETTO: DIARAD Test Board ID PROGETTO: DIARAD_V1 D 100nF 100nF DOC.: DACCorrente.SchDoc PAG. 6 d 7 D 16V 16V COMMITTENTE ESECUTORE REV DATA DESCRIZIONE DISEGNATO VERIFICATO APPROVATO Ceramco Ceramco Ing.F. Petulla' 1 16/06/2009 CREAZIONE PETULLA' PETULLA' INFN GND Sez. Roma TRE Fgura 71: Schema elettrco della scheda d test, pag. 6 Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 88

89 C. Banco d Test JX 2 E5V +5V CMC1 DGND 3 DGND 1 RLED W C23 C24 Power PWR2.5 A 47uF, 16V, Elettroltco, Case D Common Mode Choke 47uF, 16V, Elettroltco, Case D A EPCOS-B82793C0225N265 LDGreen DGND Farnell: GND E5V DGND R28 0.5W JP2 JP3 YBUS_01 YBUS_00 XBUS_01 XBUS_00 DGND DGND V 1 2 YBUS_03 YBUS_02 XBUS_03 XBUS_02 2.5V V YBUS_05 YBUS_04 XBUS_05 XBUS_04 JTAG_TCK TCK 5 6 Power 5 6 YBUS_07 YBUS_06 XBUS_07 XBUS_06 JTAG_TMS X_TDO SYS_CLK5 TMS 7 8 TDO 7 8 SCK5 YBUS_09 YBUS_08 XBUS_09 XBUS_08 X_TDI USB_SCL TDI V SCL YBUS_11 YBUS_10 XBUS_11 XBUS_10 SYS_CLK4 USB_SDA SCK SDA YBUS_13 YBUS_12 XBUS_13 XBUS_12 DGND DGND YBUS_15 YBUS_14 XBUS_15 XBUS_14 XBUS_01 XBUS_00 YBUS_01 YBUS_00 XBUS_ YBUS_ YBUS_00 YBUS_17 YBUS_16 XBUS_17 XBUS_16 XBUS_03 XBUS_02 YBUS_03 YBUS_02 XBUS_ XBUS_02 YBUS_ YBUS_02 YBUS_19 YBUS_18 XBUS_19 XBUS_18 XBUS_05 XBUS_04 YBUS_05 YBUS_04 XBUS_ XBUS_04 YBUS_ YBUS_04 XBUS_07 XBUS_06 YBUS_07 YBUS_06 XBUS_ YBUS_ YBUS_06 YBUS_21 YBUS_20 XBUS_21 XBUS_20 XBUS_09 XBUS_08 YBUS_09 YBUS_08 B XBUS_ YBUS_ YBUS_08 YBUS_23 YBUS_22 XBUS_23 XBUS_22 B XBUS_11 XBUS_10 YBUS_11 YBUS_10 XBUS_ YBUS_ YBUS_10 YBUS_25 YBUS_24 XBUS_25 XBUS_24 XBUS_13 XBUS_12 YBUS_13 YBUS_12 XBUS_ YBUS_ YBUS_12 YBUS_27 YBUS_26 XBUS_27 XBUS_26 XBUS_15 XBUS_14 YBUS_15 YBUS_14 XBUS_ YBUS_ YBUS_14 YBUS_29 YBUS_28 XBUS_29 XBUS_28 XBUS_17 XBUS_16 YBUS_17 YBUS_16 XBUS_ YBUS_ YBUS_31 YBUS_30 XBUS_31 XBUS_30 XBUS_19 XBUS_18 YBUS_19 YBUS_18 XBUS_ YBUS_ YBUS_33 YBUS_32 XBUS_33 XBUS_32 +VCC03 DGND DGND +VCC06 +VCC VCC06 YBUS_35 YBUS_34 XBUS_35 XBUS_34 XBUS_21 XBUS_20 YBUS_21 YBUS_ YBUS_ YBUS_37 YBUS_36 XBUS_37 XBUS_36 XBUS_23 XBUS_22 YBUS_23 YBUS_ YBUS_ XBUS_25 XBUS_24 YBUS_25 YBUS_ YBUS_ YBUS_39 YBUS_38 XBUS_39 XBUS_38 XBUS_27 XBUS_26 YBUS_27 YBUS_ YBUS_ YBUS_41 YBUS_40 XBUS_41 XBUS_40 XBUS_29 XBUS_28 YBUS_29 YBUS_ YBUS_ YBUS_43 YBUS_42 XBUS_43 XBUS_42 XBUS_31 XBUS_30 YBUS_31 YBUS_ YBUS_ YBUS_45 YBUS_44 XBUS_45 XBUS_44 XBUS_33 XBUS_32 YBUS_33 YBUS_ YBUS_ YBUS_47 YBUS_46 XBUS_47 XBUS_46 XBUS_35 XBUS_34 YBUS_35 YBUS_ YBUS_49 YBUS_48 XBUS_49 XBUS_48 XBUS_37 XBUS_36 YBUS_37 YBUS_36 XBUS_ YBUS_51 YBUS_50 XBUS_51 XBUS_50 +VCC02 DGND DGND +VCC07 +VCC YBUS_53 YBUS_52 XBUS_53 XBUS_52 XBUS_39 XBUS_38 YBUS_39 YBUS_38 +VCC07 XBUS_ YBUS_55 YBUS_54 XBUS_55 XBUS_54 XBUS_41 XBUS_40 YBUS_41 YBUS_ YBUS_57 YBUS_56 XBUS_57 XBUS_56 XBUS_43 XBUS_42 YBUS_43 YBUS_42 C XBUS_ C XBUS_45 XBUS_44 YBUS_45 YBUS_44 XBUS_ YBUS_44 XBUS_47 XBUS_46 YBUS_47 YBUS_46 XBUS_ YBUS_46 XBUS_49 XBUS_48 YBUS_49 YBUS_48 XBUS_ YBUS_48 XBUS_51 XBUS_50 YBUS_51 YBUS_50 XBUS_ YBUS_50 XBUS_53 XBUS_52 YBUS_53 YBUS_52 XBUS_ YBUS_52 XBUS_55 XBUS_54 YBUS_55 YBUS_54 XBUS_ XBUS_ YBUS_54 XBUS_57 XBUS_56 YBUS_57 YBUS_56 XBUS_ XBUS_ YBUS_56 Power XCLK1 DGND YCLK1 DGND GND XCK YCK XCLK2 DGND YCLK2 DGND XCK YCK Power HEADER-2X40 HEADER-2X40 E5V SAMTEC BTE F-D-A RS: La XEM3010, c'ha un connettore jack per almentazone. D default vene drottato su pn VCC de connettor che sono d sotto (SAMTEC). Il rfermento d alm/massa dalla XEM3010 e' E5V/DGND, questo passa per l fltro LC p greco e po dventa +5V/GND SAMTEC BTE F-D-A RS: PROGETTO: DIARAD Test Board ID PROGETTO: projectid D D DOC.: xem3010.schdoc PAG. 7 d 7 COMMITTENTE ESECUTORE REV DATA DESCRIZIONE DISEGNATO VERIFICATO APPROVATO Ing.F. Petulla' 1 16/06/2009 CREAZIONE PETULLA' PETULLA' INFN Sez. Roma TRE Power DGND Power Power +VCC02 +VCC03 Power Power +VCC06 +VCC Fgura 72: Schema elettrco della scheda d test, pag. 7 Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 89

90 D. Software d acquszone 90 D. Software d acquszone L acquszone de dat dall ASIC, per mezzo della scheda d test descrtta al paragrafo C è realzzata graze ad un software da me svluppato n lnguaggo C++, con nterfacca grafca che utlzza le lbrere Qt4.2. Il software è composto prncpalmente da due class fondamental: la XEM3010, che s occupa della gestone a basso lvello della scheda FPGA, e la DaradTB che estende la precedente classe con le procedure d controllo e d generazone de segnal per l ASIC. D.1. Classe XEM3010 Questa classe gestsce la scheda XEM3010, d seguto sono rportat metod svluppat. setupxem : nva all FPGA la rchesta d upload de regstr d confgurazone; setdiarad_ctrl_generc : controlla drettamente pn d uscta dell FPGA medante degl endponts su cu posso nvare patterns d bts. setupclock : nva l opcode d rchesta d confgurazone del clock; setuppngpong : nva l opcode d rchesta d confgurazone del perodo d ntegrazone; set_dac_i : nva l opcode d rchesta d confgurazone de DAC7800; set_dac_v : nva l opcode d rchesta d confgurazone de DAC 128S085; set_gcx : nva l opcode d rchesta d confgurazone del rfermento analogco GCx; sendopcode : genera la sequenza che permette l trasfermento all FPGA dell OPCODE desderato; readword : legge dal bus dat della scheda XEM3010 l valore dell acquszone corrente. D.2. Classe darad TB Questa classe gestsce la scheda d test. D seguto metod svluppat. setupdac_ag0p : confgura la scheda d potenza con valor d almentazone da fornre all ASIC. Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 90

91 D. Software d acquszone 91 poweroffdiarad : metodo d emergenza per toglere rferment ed almentazone all ASIC; setupdac_vrefs : esegue la procedura d confgurazone de DAC 128S085 tunedac_vrefs : consente d varare onlne rferment d tensone; setclock : consente d varare onlne la veloctà del clock dell ASIC; setpngpong : consente d varare onlne la durata del perodo d ntegrazone; tunegc : consente d varare onlne la corrente d rfermento generata con crcut analogc; Mentre la classe XEM3010 s occupa d procedure d basso lvello relatve all HW della scheda XEM, la classe DaradTB, che la estende, s dedca agl aspett procedural e funzonal della scheda d test vera e propra. D.3. Interfacca grafca Il software d acquszone s artcola n 4 sezon: quella generale; quella d controllo de rferment; l controllo dello stado BGMI e l controllo dell array d canal a doppa rampa. La sezone generale, mostrata n fgura 73, serve per selezonare l fle contenente l frmware dell FPGA e scarcarlo, e per carcare valor de defalut de rferment. La seconda sezone, mostrata n fgura 74, permette d confgurare tutt rferment d tensone e corrente dell ASIC. Per rferment d corrente s può sceglere un valore ad 8 bt che corrsponde alla confgurazone d un potenzometro dgtale che mpone la corrente d rfermento per mezzo d un crcuto analogco descrtto al paragrafo C n fgura 70, la cu caratterstca è mostrata dalla curva a tratto nero d fgura 26. Sempre n questa sezone s può mpostare la veloctà del clock d sstema. La terza sezone è quella relatva al controllo del canale BGMI: sono prevst solo due controll, l prmo ndca se l canale ntegra la corrente d test o la corrente d segnale, mentre l secondo ndca se l canale è acceso o spento. Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 91

92 D. Software d acquszone 92 Fgura 73: n La quarta sezone del software è dedcata al controllo dell array d canal a doppa rampa. Ogn bottone controlla lo stato della lnea d controllo omonma ad eccetto del pulsante start che attva la sequenza per attvare la conversone e scarcare dat. Il controllo png-pong ndca la durata del perodo d ntegrazone. A tutte le sezon è comune l controllo EMO BUTTON con l quale s rporta l ASCI n condzone d rposo senza rferment attv e senza almentazone. Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 92

93 D. Software d acquszone 93 Fgura 74: n Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 93

94 D. Software d acquszone 94 Fgura 75: n Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 94

95 D. Software d acquszone 95 Fgura 76: n Unverstà degl Stud Roma Tre XXIII Cclo Dottorale 95