Architetture Digitali

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1 Laurea Magistrale in Informatica Docente: Federico Pedersini Laboratorio di (DALab) OGGETTO:! metodi e tecnologie utilizzate nel progetto di architetture digitali (dedicate) " sistemi embedded PROGRAMMA:! Sintesi canonica di circuiti digitali! Sintesi RTL (cenni ed esempi)! Sintesi con linguaggi HDL " VHDL! Piattaforme per sistemi embedded! Acquisizione di segnali in sistemi embedded (elettronica analogica, ADC/DAC) Modalità d esame:! STANDARD (orale) oppure PROGETTO Materiale didattico:! TESTI indicati di volta in volta! APPUNTI del corso!!! L 1 1 Lezione 1 Cenni di elettronica digitale Sintesi di circuiti combinatori Federico Pedersini Laboratorio di (DALab) Dipartimento di Scienze dell Informazione Università degli Studi di Milano L 1 2

2 Sommario 1. Implementazione circuitale delle porte logiche 1. Tecnologia CMOS 2. Fan-in, fan-out 3. Ritardo nei circuiti logici 2. Semplificazione di funzioni logiche! Semplificazione di funzioni logiche 3. Esempi di sintesi combinatoria Riferimenti bibliografici: [1] F. Fummi, M. Sami, C. Silvano, Progettazione Digitale, McGraw-Hill capitol,4,5 [2] J.K. Peckol, Embedded Systems, J. Wiley, 2008 capitolo 2 [3] J.M. Rabaey et al., Circuiti integrati digitali, Pearson capitolo 3 L 1 3 Circuiti digitali Ricordando che: # Un oggetto di materiale conduttore si trova tutto allo stesso potenziale elettrico (equipotenziale) # Un generatore di tensione (batteria, alimentatore) genera una differenza di potenziale tra due conduttori detti POLI: positivo (+) e negativo ( ) Definiamo: # TENSIONE su un conduttore: differenza di potenziale tra il conduttore ed un conduttore di riferimento " polo negativo In un circuito digitale ho 2 TENSIONI possibili per ogni conduttore: # Tensione MASSIMA (potenziale del polo +) " 1 # Tensione MINIMA: 0 Volt (potenziale del polo ) " 0 1 : collegamento elettrico a + 0 : collegamento elettrico a circuito digitale 1 0 L 1 4

3 Il transistore MOS 3 terminali: DRAIN, SOURCE, GATE V GS =0; (V D =V S =V B =0): resistenza elevata fra DRAIN e SOURCE (circuito aperto fra D e S) V GS >0: Accumulo cariche positive sul GATE SVUOTAMENTO cariche positive nel CANALE D-S (N-MOS simile a due diodi in serie, opposti) P-MOS V GS >V TH : " strong inversion (V TH : tensione di SOGLIA) Aumenta la carica positiva sul GATE RIEMPIMENTO cariche negative nel CANALE (può passare corrente tra D e S) Se V GS sale ancora oltre V TH : AUMENTO cariche negative nel CANALE D-S (può passare sempre più corrente tra D e S) N-MOS L 1 5 La tecnologia MOS Funzionamento MOS: V GS < V TH " circuito D-S aperto V GS > V TH " circuito D-S chiuso V GS < V TH V GS > V TH 2 polarità di MOS: # N-MOS! usato con V D > V S (V S =0) # P-MOS! usato con V S > V D (V S =V CC ) P-MOS N-MOS L 1 6

4 La tecnologia CMOS (1980 oggi) # CMOS: Complementary MOS! MOS: Metal Oxide Semiconductor! MOS complementari: N-MOS + P-MOS che lavorano in coppia P-MOS N-MOS # Vantaggi:! Tensione di alimentazione flessibile :! V CC = 3 15 Volt! V LOW = 0 V CC /2 Inverter CMOS 3 15 Volt P-MOS! V HIGH = V CC /2 V CC In Out! Consumo bassissimo:! Consuma solo nella transizione N-MOS! In condizioni statiche, consumo nullo! 0 Volt L 1 7 Porte CMOS Porta NAND Porta NOR L 1 8

5 Logica three-state # 3 stati:! 0 = LOW! 1 = HIGH! Z = uscita scollegata In CS Out # Ingresso di abilitazione: CS CS = 1 $ Porta attiva CS = 0 $ ALTA IMPEDENZA (uscita scollegata) # È possibile scollegare l uscita dal resto del circuito Vantaggio: permette di collegare più uscite tra loro evitando conflitti. CS=1 1/0 1/0 CS=0 1/0 Z CS In Out 0 0 Z 0 1 Z L 1 9 FAN-OUT, (fan-in) Fan-out: max n. ingressi collegabili all uscita considerata.! Fan-in: misura della corrente necessaria a pilotare l ingresso.! Un numero maggiore degrada le prestazioni in maniera critica Fan-out = (corrente prodotta / corrente richiesta)! In genere, rapporto differente per 0 (low) e per 1 (high). # Esempio: CMOS serie 4000 HIGH : I out,h = "3.2mA I in,h = +100nA LOW : I out,l = +2.6mA I in,l = "100nA Fan out = (high) 0 (low) L 1 10

6 Rise time, Fall time # Tempo di salita (Rise time):! tempo necessario a passare da 0 a 1 # Tempo di discesa (Fall time):! tempo necessario a passare da 1 a 0 Soglie: 10% e 90% dell escursione V 10 = V L (V H V L ) V 90 = V L (V H V L ) L 1 11 Ritardi # Ritardo di trasporto (transport delay)! es. tempo di propagazione del segnale lungo una linea # Ritardo inerziale (inertial delay)! es. tempo di propagazione in/out di una porta logica L 1 12

7 Cammino critico # Ogni circuito logico è caratterizzato da un tempo di commutazione # CAMMINO CRITICO: massimo numero di porte da attraversare da ingresso a uscita! Non si contano gli inverters (inclusi nelle porte) A B A B D E C C D t P E t P 2t P t L 1 13 Data races # Static hazards! Transizione spuria (glitch), su un segnale che deve rimanere costante L 1 14

8 Data races # Dynamic hazards:! Transizioni multiple, anziché una sola B A1 A1 t P A3 A2 A2 A3 A4 A4 E t L 1 15 Implementazione con porte a 2 ingressi # In genere, obiettivo del progetto è trovare il circuito più semplice che minimizza il cammino critico # Esempio: progetto con porte a 2 ingressi! Progetto standard :! Porta a N ingressi N 1 porte 2-in Cammino critico: N 1! Ottimizzazione del cammino critico! Porta a N ingressi ca.n 1 porte 2-in Cammino critico: ceil(log 2 N) Cammino Critico: N-1 L 1 16

9 Implementazione con porte a 2 ingressi N = 5 ingressi Progetto standard Cammino Critico: 5 1=4 Ottimizzazione cammino critico Cammino Critico: ceil(log 2 5) = 3 L 1 17 Sommario 1. Implementazione circuitale delle porte logiche 1. Tecnologia CMOS 2. Fan-in, fan-out 3. Ritardo nei circuiti logici 2. Semplificazione di funzioni logiche Metodo di Quine-McCluskey 3. Esempi di sintesi combinatoria L 1 18

10 Semplificazione: mappe di Karnaugh # Rappresentazione cubica di funzioni logiche: Y = f(a,b,c)! Muovendosi sui lati, la configurazione di variabili cambia di un solo bit! Distanza di HAMMING: d(v1, v2) = n. di bit diversi tra le sequenze F = A! B + B! C A B C F B A C L 1 19 Semplificazione: mappe di Karnaugh # Copertura: ricerca di tutti gli implicanti # Se i vertici di un lato sono entrambi 1, l implicante è indipendente dalla variabile corrispondente al lato F = A! B + B! C A B C F B A C # Per N>3 variabili, la rappresentazione diviene complessa... L 1 20

11 Semplificazione: mappe di Karnaugh # Rappresentazione piana della funzione: # Codifica di Gray (codice riflesso) indipendente da a: b~c indipendente da c: ab c ab c ab F = ab + b~c L 1 21 Semplificazione: mappe di Karnaugh # Rappresentazione piana, utilizzabile per N = 2 4 b a ab cd F = ~a F = ab + cd + b~c~d L 1 22

12 Semplificazione: mappe di Karnaugh # Mappa di Karnaugh: rappresentazione piana e ciclica ab cd F = ab + b~c~d + ~bcd L 1 23 Semplificazione di funzioni logiche # Metodo di Quine-McCluskey! Algoritmo di semplificazione progressiva! Adatto ad essere implementato in modo automatico Algoritmo a 2 fasi: 1. Riordino degli implicanti Iterativamente: 1. Ordine crescente di 1 nelle variabili 2. Fusione di mintermini adiacenti 2. Copertura minima 1. Tabella di copertura 2. Determinazione delle colonne essenziali " riduzione tabella 3. Ricerca ed eliminazione delle righe dominanti " riduzione tabella L 1 24

13 Metodo di Quine-McCluskey Esempio: Data la seguente funzione di 4 variabili f(x,y,z,v): " : Riordino degli implicanti Per numero progressivo di 1 nelle variabili 4 L 1 25 Metodo di Quine-McCluskey # Riduzione degli implicanti! Ogni configurazione di un gruppo viene confrontata con tutte quelle del gruppo successivo (i soli che possono avere distanza di Hamming = 1) Iterazione 1 Iterazione 2 END fase 1 implicanti: A,B,C,D,E,F L 1 26

14 Metodo di Quine-McCluskey 2. Determinazione della copertura minima 1. Costruzione tabella di copertura 2. Ricerca colonne essenziali (colonne i cui 1 sono SOLI sulla loro riga) 3. Ricerca colonne dominanti (B domina A, C domina D) Tabella di copertura colonne essenziali Tabella senza le colonne essenziali colonne dominanti f = E + F + B + C = = xy + yz + yzv + x yv L 1 27 Metodo di Quine-McCluskey # Non sempre la copertura minima si ottiene applicando essenzialità e dominanza Esempio: nessuna colonna essenziale nessuna colonna dominante Tabella di copertura # Dominanza fra righe:! Se un implicante copre la dominata, allora copre anche la dominante:!(" domina # ; $ domina %)!! posso eliminare le righe dominanti L 1 28

15 Metodo di Quine-McCluskey Metodo di Quine-McCluskey per funzioni non completamente specificate # Valori indifferenti: 1. Valore indifferente per il resto del sistema 2. Configurazione impossibile per il sistema # Funzioni non completamente specificate:! posso approfittare dell indeterminazione L 1 29 Metodo di Quine-McCluskey # Non è obbligatorio (ma può essere conveniente) coprire gli implicanti indifferenti. L 1 30

16 Metodo di Quine-McCluskey Tabella di copertura: A B C D E 3 x 4 x Non è necessario coprire i mintermini indifferenti! Colonne essenziali: A, E Tabella ridotta: manca solo C 5 x x 6 x x 7 x x x x 10 x 11 x x 13 x 14 x x 15 x x x x f (x, y,z,v) = A + C + E = = xy + yv + xz L 1 31 Sommario 1. Implementazione circuitale delle porte logiche 1. Tecnologia CMOS 2. Fan-in, fan-out 3. Ritardo nei circuiti logici 2. Semplificazione di funzioni logiche 3. Esempi di sintesi combinatoria L 1 32

17 Esercizi 3 # Sommatore unitario su 3 bit! Si progetti un circuito con ingresso e uscita d bit, nel quale i valori binari rappresentati siano: uscita = (ingresso + 1) mod 8 In Out i 1 i 0 o 2 o 1 o o 0 = i 0 ; o 1 = i 0 " i 1 ; o 2 = i 0 i 1 + ( i 0 ) = = i 0 i 1 " L 1 33 Esercizi di sintesi di circuiti combinatori # Encoder:! Progettare un circuito caratterizzato da 8 ingressi, numerati da 0 a 7, e da un uscita a 3 bit, sulla quale viene presentato il numero binario relativo all ingresso che si trova a 1 nel caso in cui più ingressi siano a 1, si considera quello numerato col valore più alto.! Tabella di verità: 8 ingressi " 2 8 = 256 righe!!!! In realtà molti casi possono essere trascurati:! Se: i 7 =1 " u = 111 indipendentemente dagli altri ingressi!! Se: i 7 =0, i 6 =1 " u = 110 indipendentemente dagli altri ingressi!! Se: i 7 =i 6 =0, i 5 =1 " u = 101 indipendentemente dagli altri ingressi!!...! Se: i 7 = i 6 =... = i 1 =0, i 0 =1 " u = ! Se: i 7 = i 6 =... = i 0 =0 " u = L 1 34

18 Encoder Implicante u 2 u 1 u 0 x x 7x x 7 x 6x x 7 x 6 x 5x x 7 x 6 x 5 x 4x x 7 x 6 x 5 x 4 x 3x x 7 x 6 x 5 x 4 x 3 x 2x x 7 x 6 x 5 x 4 x 3 x 2 x1x u 2 = x 7 + ~x 7 (x 6 + ~x 6 (x 5 + ~x 5 x 4 )) = x 7 + x 6 + x 5 + x 4 u 1 = x 7 + x 6 + ~x 7 ~x 6 ~x 5 ~x 4 (x 3 + ~x 3 x 2 ) = x 7 + x 6 + ~x 5 ~x 4 (x 3 + x 2 ) u 0 = x 7 + ~x 7 ~x 6 x 5 + ~x 7 ~x 6 ~x 5 ~x 4 x 3 + ~x 7 ~x 6 ~x 5 ~x 4 ~x 3 ~x 2 x 1 = = x 7 + ~x 7 ~x 6 (x 5 + ~x 5 ~x 4 (x 3 + ~x 3 ~x 2 x 1 )) = = x 7 + ~x 6 x 5 + ~x 4 x 3 + ~x 2 x 1 L 1 35 Esercizio # Display driver decimale:! Ingresso: 4 bit cifra decimale: 0 9 in codice binario! Uscita: 7 bit 7 linee (a,b,c,d,e,f,g) corrispondenti ai 7 segmenti 0 = segmento spento 1 = segmento acceso f e a g d c b! Calcolare la tabella di verità ed il circuito per ciascun segmento L 1 36

19 Display driver: soluzione ingressi uscite i 1 i 0 a b c d e f g x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x L 1 37 Display driver: soluzione a = (PoS) = (i 0 + )(i 0 + ) = = i 0 i 1 + i 0 + i 0 i 0 + i i 0 + = = i 0 + i 0 = i 1 + ( i 0 " ) b = (PoS) = (i 0 + )(i 0 + ) = + ( i 0 " i 1 ) c = (SoP) = i 0 + d = (SoP) = (i 0 + )(i 0 + )(i 0 + ) = a(i 0 + ) e = (PoS) = i 0 + i 0 i 1 + i 0 i 1 = i 0 ( ) f = (SoP) = i 0 i 1 + i 0 g = (PoS) = (i 1 + )(i 0 + ) = i 1 (i 0 + ) + (i 0 ) L 1 38