Esercitazione dell 11 Giugno 2008

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1 Esercitazione dell 11 Giugno 2008 Es. 1 - Progetto memoria ROM 1) Progettare una memoria ROM a NOR (ad esclusione dei decoder di riga) che memorizzi le seguenti quattro parole di quattro bit: W W W W Nelle memorie ROM a NOR, ciascuna bit line è permanentemente connessa all alimentazione da una rete di pull-up costituita da un unico pm OS sempre acceso: memorizza quindi, di default, un valore logico alto. Se la parola che si vuole programmare contiene degli zeri, occorre inserire un transistore nm OS di pull-down nelle bit line corrispondenti. Tale transistore sarà abilitato quando si vuole leggere quella parola, mediante un opportuno segnale di word line (W L), e scaricherà la bit line, implementando il valore logico basso. Può essere letta una sola parola alla volta, quindi al più una W L può essere attiva in ogni istante. Nel caso in esame le parole sono costituite da 4 bit, quindi si avranno 4 bit line. Inoltre si vogliono memorizzare quattro parole, perciò occorreranno altrettanti segnali di W L. La ROM si realizza in definitiva come mostrato in Fig. 1. 2) Verificare che il circuito in Fig. 2 realizza un decoder per la ROM progettata al punto precedente. Calcoliamo le quattro funzioni logiche realizzate dal circuito in Fig. 2, osservando che il NAND e il secondo invertitore (I 2 ) formano, nel loro complesso, un 1

2 WL 0 WL 1 WL 2 WL Figura 1: Es. 1 - Una possibile realizzazione della memoria ROM richiesta. AND: W L 0 = (B) (A) = A B W L 1 = (B) A = A B W L 2 = B (A) = A B W L 3 = B A = A B La corrispondente tabella della verità è la seguente: B A W L 0 W L 1 W L 2 W L Il circuito in esame realizza quindi una conversione da codifica binaria a codifica 1/N (N = 4 nel nel nostro caso): ogni configurazione binaria degli ingressi attiva una e una sola W L, permettendo così di indirizzare la parola associata nella memoria ROM. Quindi il circuito funge effettivamente da decoder per la 2

3 B B A A I 1 NAND I 2 WL 0 C L WL 1 C L WL 2 C L Parametri = 2.5V V Tn0 = 0.5V V Tp0 = 0.5V β n = 100µA/V 2 β p = 50µA/V 2 L min = 0.25µm C ox = 4fF/µm 2 γ = 0 λ = 0 C d = 0 WL 3 C L Figura 2: Es. 1 - Decoder. memoria progettata. 3) Supponendo accessibili i segnali A e B sia in forma vera che in forma negata e che C L = 20fF, dimensionare il decoder in modo che: t p,hl = t p,lh in ogni stadio, C in = 4fF per I 1, sia minimizzato il ritardo di propagazione totale. La condizione di simmetria dei tempi di propagazione per lo stadio I 1 traduce nell equazione: si β ns 1 = β pα 1 S 1 α 1 = β n β p La stessa cosa si avrà per lo stadio I 2, quindi anche α 2 = 2. Per il NAND, invece, la carica avviene, nel caso peggiore, attraverso un solo pm OS, mentre la scarica coinvolge necessariamente la serie di due nmos. Si ha quindi t p,hl = = 2 3

4 t p,lh se: β n S NAND 2 = β pα NAND S NAND α NAND = β n 2β p L informazione sulla capacità d ingresso permette di completare il dimensionamento dello stadio I 1 : C in = C ox L 2 S 1 (1 + α 1 ) S 1 = = 1 C in C ox L 2 (1 + α 1 ) = 5.33 Il tempo di propagazione totale è minimo quando i ritardi attraverso i tre stadi sono uguali. Dobbiamo dunque imporre: t p,1 = t p,2 = t p,3 C out,1 2 β ns 1 ( V T n0 ) 2 = C out,nand 2 β n S NAND = (V 2 DD V T n0 ) 2 C L 2 β ns 2 ( V T n0 ) 2 C out,1 è la capacità di carico del primo stadio (trascuriamo le componenti intrinseche perché C d = 0). Poiché l uscita di ogni invertitore I 1 è collegaa all ingresso di due NAND, tale capacità sarà il doppio della capacità associata a ciascun ingresso del NAND: C out,1 = 2C ox L 2 S NAND (1 + α NAND ) = 4C ox L 2 S NAND dove si è sfruttato il fatto che α NAND = 1. Invece il carico di ogni NAND è un invertitore I 2, quindi: C out,nand = C ox L 2 S 2 (1 + α 2 ) = 3C ox L 2 S 2 Sostituendo si ottiene dall uguaglianza dei tempi di propagazione attraverso i tre stadi: 4C ox L 2 S NAND = 6C oxl 2 S 2 = C L S 1 S NAND S 2 che corrisponde ad un sistema di due equazioni indipendenti nelle due incognite S NAND e S 2, la cui soluzione è: { S NAND = 9.48 S 2 =

5 C WL M 1 V C C C Parametri = 5V V C = 0V V PRE = 2.5V C C = 60fF C = 7.5pF Figura 3: Es Cella di memoria DRAM analizzata. Es. 2 - Memorie DRAM 1) Con riferimento al circuito in Fig. 3, calcolare la variazione V della tensione sulla bit line a seguito di un accesso alla cella in lettura. L operazione di lettura di una cella di memoria DRAM è preceduta dalla precarica della bit line al valore V P RE (nel caso in esame pari a /2). In seguito il circuito di precarica viene disattivato, cosicché si trovi in alta impedenza, e la cella viene indirizzata attivando il segnale di word line (W L = ): a questo punto si ha una ridistribuzione di carica tra C e C C che determina una variazione della tensione V rispetto al valore di precarica. Il segno di questa variazione permette di stabilire quale era il valore logico memorizzato nella cella (nel nostro caso V C = 0V ). Per determinare l esito dell operazione di lettura dobbiamo quindi imporre la conservazione della carica sul nodo isolato compreso tra le armature superiori dei due condensatori. Inizialmente la tensione sul drain di M 1 è V,in = V P RE, mentre quella sul source è V C,in = 0V ; a seguito della ridistribuzione di carica, V scende, mentre V C sale, finché le due tensioni raggiungono uno stesso valore V f e la corrente sul transistore si annulla essendo V DS = 0V (in questo caso non è possibile che il transistore si spenga perché la sua V GS sarà sempre maggiore di /2). Si ha quindi: Q T OT,in = Q T OT,fin C C V C,in + C V,in = (C C + C )V f C C 0 + C V P RE = (C C + C )V f V f = = C V P RE C + C C 7500f F 2.5V = 2.48V ( )fF La variazione di tensione sulla bit line a seguito della lettura è dunque: V = V f V,in = 2.48V 2.5V = 20mV 5

6 WL 3V V WL M 1 V C C GS C C Parametri V = 3V V T0 = 0.8V γ = 0.5V 1/2 2φ F = 0.6V C GS (M 1 ) = 100fF C C = 75fF 0 0.5ns 1ns t Figura 4: Es Cella di memoria DRAM analizzata. Il segno negativo indica che la cella memorizzava un valore logico basso. La lettura effettuata ha però distrutto l informazione immagazzinata nella locazione di memoria, in quanto la tensione V C è salita da 0V a V f = 2.48V. Occorre dunque un operazione di refresh per ripristinare il dato corretto: a tal fine, un sense amplifier deve amplificare la differenza V scaricando completamente la bit line, cosicché anche C C venga scaricata, riscrivendo nella cella il valore logico basso. 2) Con riferimento al circuito in Fig. 4, calcolare la tensione V C all istante t = 0, supponendo che V W L sia rimasta stabile a 3V per lungo tempo e che V = 3V sia la tensione forzata sulla bit line. La differenza fondamentale tra l operazione di lettura e quella di scrittura è che nel primo caso la bit line viene precaricata ad una tensione V P RE e poi lasciata in alta impedenza in modo che la sua tensione possa variare, permettendo così la lettura del dato memorizzato; nel secondo caso, invece, la tensione sulla bit line viene forzata mentre W L = 1, cosicché C C venga caricata/scaricata, scrivendo quindi il dato sulla cella. L esercizio in esame riguarda dunque la fase di scrittura di un valore logico alto (V = 3V ), durante la quale M 1 si comporta come un pass transistor. Supponendo esauriti i transitori all istante t = 0, si ha quindi: V C (t = 0) = V V T n (1) dove, però, V T n è maggiore di V T 0 a causa dell effetto body: V T n = V T 0 + γ{ V C + 2φ F 2φ F } (2) 6

7 V WL (aggressor) C GS V C (victim) C C Figura 5: Accoppiamento capacitivo tra il nodo C (victim) e la W L che commuta (aggressor). Combinando la (1) e la (2) si ottiene: Poniamo nella (3): V C = V V T 0 γ{ V C + 2φ F 2φ F } γ V C + 2φ F = V C + V V T 0 + γ 2φ F (3) V A = V V T 0 + γ 2φ F = ( )V = 2.59V ed eleviamo al quadrato: γ 2 (V C + 2φ F ) = VC 2 + VA 2 2V A V C VC 2 (2V A + γ 2 )V C + VA 2 2φ F γ 2 = 0 V 2 C 5.43V C = 0 Le due soluzioni sono V C = 3.61V (non accettabile perché maggiore di V ) e V C = 1.81V, che rappresenta l informazione effettivamente scritta nella cella, all istante t = 0. 3) Determinare, al termine del transitorio illustrato in Fig. 4, la variazione V C della tensione ai capi di C C, dovuta all accoppiamento capacitivo con la word line mediante la C GS di M 1. A seguito della discesa di V W L, M 1 si spegne e il nodo C subisce una ridistribuzione di carica. La porzione di circuito utile all analisi è mostrata in Fig. 5. La carica totale sul nodo C si calcola prendendo le tensioni ai capi dei condensatori come indicato nella figura. La carica prima dell inizio del transitorio è Q T OT,in = C C V C,in + C GS (V C,in V W L,in ) = (C C + C GS )V C,in C GS 7

8 (assumendo = 3V ), mentre a transitorio esaurito è Q T OT,f = C C V C,f + C GS (V C,f V W L,f ) = (C C + C GS )V C,f Imponendo la conservazione della carica totale si ottiene: Q T OT,in = Q T OT,f (C C + C GS )V C,in C GS = (C C + C GS )V C,f V C,f V C,in V C = C GS C C + C GS = 1.71V L accoppiamento capacitivo quindi degrada completamente l informazione memorizzata sulla cella. Per limitare questo problema occorre utilizzare capacità di memorizzazione C C C GS (il che ovviamente comporta inconvenienti in termini di area e velocità). Es. 3 - Memorie SRAM 1) Con riferimento al circuito in Fig. 6, calcolare la durata del transitorio di precarica di a seguito della commutazione V P : 0V, assumendo V W L = 0V e le condizioni iniziali V,in = 0V, V,in =. Si assumano esauriti i transitori al 90% dell escursione (f r = f f = 0.8). La transizione di V P causa l accensione dei pmos di precarica, che hanno appunto la funzione di precaricare le linee e alla tensione. Questa C V P S=50 Q WL Q S= 1 2 S=1 S= 1 2 S=1 V P S=50 C N Parametri = 2.5V V Tn0 = 0.5V V Tp0 = 0.5V β n = 100µA/V 2 β p = 50µA/V 2 L min = 0.25µm C ox = 4fF/µm 2 C = C N = 1pF C d = 0 γ = 0 λ = 0 Figura 6: Es Cella di memoria SRAM analizzata. 8

9 operazione precede la lettura, durante la quale una delle due linee verrà scaricata. Durante la fase di precarica la cella è isolata (infatti V W L = 0V e quindi i transistori di accesso pilotati da questo segnale sono OFF). si trova già al valore logico alto e quindi nessuna variazione di tensione ha luogo su di essa (il relativo MOS di precarica ha V DS nulla), mentre il transitorio da calcolare è quello di carica della capacità C associata alla linea mediante il corrispondente pmos con fattore di forma S prec = 50: t plh () = 2C β ps prec f r = = 640ps ) Calcolare la durata del transitorio di lettura al nodo Q a seguito delle commutazioni V P : 0V, V W L : 0V, con le condizioni iniziali V,in =, V Q,in = 0V. Terminata la fase di precarica, V P si alza, disattivando i transistori corrispondenti e lasciando quindi e in alta impedenza. A questo punto la cella viene indirizzata (alzando V W L ) e una delle due linee si scarica: nel caso in esame ciò avviene per dal momento che V Q = 0V. I transistori coinvolti nel processo di scarica sono quello di accesso, con fattore di forma S = 1/2, e il driver nmos con fattore di forma unitario, quindi S eq = = 2 3 t p,lh () = 2C f β ns f = = 24ns eq ) Sostituendo i transistori di pull-up interni alla cella con due resistenze uguali, dimensionarle in modo che la potenza statica assorbita sia P S 1nW e che il valore logico basso sui nodi Q e Q corrisponda ad una tensione V L V T n. La cella SRAM con carico resistivo (R-load SRAM cell) è mostrata in Fig. 7. P S è data dal prodotto della tensione per la corrente totale drenata dall alimentazione in condizioni statiche: a questa contribuiscono le correnti che scorrono su R 1 ed R 2, ma in realtà solo uno di tali due contributi è non nullo. Se per esempio Q = 0, sarà non nulla solo la corrente I R1, perché in tal caso il transistore di destra della cella è spento e V Q =. Ponendo R 1 = R 2 = R, tale corrente si calcola come: I R1 = V Q R = V L R 9 R

10 V P WL V P S=50 S=50 Q R 1 R 2 Q C S= 1 2 S=1 S=1 S= 1 2 C N Figura 7: Es Cella di memoria SRAM con carico R. dove si è sfruttato il fatto che V L è una tensione molto piccola. Dall espressione della potenza statica dissipata si ricava dunque P S = I DD = I R1 V 2 DD R R 2 = 6.25 = 6.25GΩ P S 10 9 Utilizzare come carico delle resistenze anziché dei transistori permette di risparmiare area, ma comporta un consumo di potenza statica. Per limitare tale consumo, si realizzano resistenze di valore molto elevato (ordine di grandezza: GΩ). 4) Calcolare la tensione V L corrispondente al valore logico basso con il dimensionamento effettuato al punto precedente. Nell ipotesi che sia V Q = V L e V Q =, occorre eguagliare la corrente che scorre sulla resistenza R 1 a quella del transistore sottostante, che opera certamente in regione lineare avendo V DS = V L molto piccola: V L R = β ns 2 [2( V T n0 )V L V 2 L ] Essendo V L V T n0, possiamo con buona approssimazione trascurare il termine V 2 L a secondo membro e ricavare V L dall equazione lineare così ottenuta: V L β ns R( V T n0 ) + 1 = 2µV 10