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1 Inverter CMOS Lucidi del Corso di Elettronica Digitale Modulo 3 Università di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOLAB) Inverter CMOS PMOS V Tensione di alimentazione, storicamente 5V ma ormai in tecnologie moderne può essere 3.3V, 1.8V, 1.V, 0.9V V in V out NMOS Tensione di uscita Tensione di ingresso E chiamato CMOS, da Complementary MOS perché sfrutta entrambi i tipi di MOS (p e n) 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro

2 Il transistor MOS: sezione trasversale Per comprendere il funzionamento nei dettagli è necessario riprendere alcuni concetti sui dispositivi MOS Source Ossido di gate Gate (polisilicio) Drain n + n + p-si (body) Canale (formato se la tensione di gate è maggiore della tensione di soglia) Isolamento (SiO ) 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 3 Transistor MOS Il transistor MOS è un dispositivo a 4 terminali (drain, gate, source, body di seguito indicati D, G, S, B) E completamente simmetrico, i terminali di drain e source si possono scambiare ruolo a seconda del funzionamento Il ruolo di source è assunto, convenzionalmente, dal terminale (fra S e D) a potenziale più basso (nel caso del nmos) o più alto (nel caso del pmos) Il quarto terminale (B, body) può essere trascurato solo quando cortocircuitato col source (cosa non sempre, o quasi mai, possibile). Negli altri casi il body del nmos (pmos) deve essere collegato al potenziale più basso (alto) presente nel circuito. La caratteristica del dispositivo dipende da un insieme di parametri di processo (tensione di soglia, mobilità, capacità dell ossido) noti a priori una volta scelta una determinata tecnologia, e da parametri geometrici (W e L) determinabili dal progettista. 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 4

3 MOS: equazione caratteristica classica I µ C I D D k n ( V V ) ( ) V DS V V V GS Tn DS n kn k OX W L GS ( V V ) GS µ n n C OX Tn W L Tn VDS 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 5 V DS Equazione in regione lineare Equazione in regione di saturazione Rapporto di forma: unico parametro modificabile dal progettista MOS: Regioni di funzionamento I D k n ( V GS V Tn ) V DS I D kn ( V V ) GS Tn I D I D k n ( ) DS V V V GS Tn DS V Triodo Saturazione V DS V GS -V Tn 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 6

4 NMOS: Caratteristica al variare di V GS I D V DS V GS -V Tn V GS 5 Triodo Saturazione V GS 4 Le curve non sono orizzontali per l effetto di modulazione della lunghezza di canale V GS 3 V GS V GS 1 V GS 0 V DS 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 7 PMOS: Caratteristica al variare di V SG I D La corrente è positiva quando scorre dal source al drain Le curve crescono all aumentare di V SG (al diminuire di V G ) V SG 5 V SG 4 V SG 3 L asse delle ascisse è V SD (quindi la corrente aumenta al diminuire di V D ) V SG V SG 1 V SG 0 V SD 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 8

5 MOS come interruttore In elettronica digitale il transistor MOS viene fondamentalmente usato come interruttore, quindi in prima approssimazione possiamo dire che: NMOS: è spento per tensioni gate-source minori della tensione di soglia (V GS <V Tn ) ed è acceso ed equivalente ad una resistenza (piccola) R ON per tensioni gate-source maggiori della tensione di soglia. PMOS: è spento per tensioni source-gate minori della tensione di soglia in valore assoluto (V SG < V Tp ) ed è acceso ed equivalente ad una resistenza (piccola) R ON per tensioni source-gate maggiori della tensione di soglia. 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 9 Interruttore NMOS G V GS >V Tn R ON E sicuramente acceso se V G V S V GS <V Tn Il terminale di source è (tipicamente) quello in basso ed è collegato alla massa E sicuramente spento se V G 0 Circuito aperto 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 10

6 Interruttore PMOS G S V SG > V Tp R ON E sicuramente acceso se V G 0 V SG < V Tp Il terminale di source è (tipicamente) quello in alto ed è collegato all alimentazione (V ) E sicuramente spento se V G V Circuito aperto 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 11 Inverter: funzionamento di massima Nelle resistenze non scorre corrente quindi VR I0 V V in 0 V in V out V outv V out 0 V in V 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 1

7 Inverter: funzionamento di massima Ma perché possiamo affermare che la corrente è esattamente uguale a zero? La corrente non può scorrere verso massa perché lo NMOS è interdetto. Non può scorrere verso il carico perché ci sono i gate di un PMOS ed un NMOS che sono circuiti aperti. V in 0 V out V V out 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 13 Inverter: VTC Se il comportamento di massima è giustamente quello di un inverter come è la VTC? E necessario costruirla per punti conoscendo le curve caratteristiche dei due MOS al variare della tensione gate-source. Procedimento: si impone che le correnti del pmos e del nmos siano uguali (lo sono perché non ci sono altri possibili percorsi per la corrente). Graficamente questo significa disegnare le caratteristiche dei due mos sullo stesso grafico e trovare i punti di intersezione Nel caso del NMOS: V GS V in, V DS V out Nel caso del PMOS: V SG V -V in, V SD V -V out 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 14

8 Inverter: VTC V V SGp V -V in I Dp V SDp V -V out V in V out I Dn I Dp V GSn V in I Dn V DSn V out Perché la corrente non può andare da nessun altra parte 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 15 Inverter: VTC I Dn, I Dp PMOS NMOS V in 3 V in 4 V in V in 1 V in 5 V in 0 V out 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 16

9 Inverter: VTC I Dn, I Dp V in 5 V in 0 V in 1 V in 4 V in 3 V in V in 0 V in 1 V in V in 3 V in 4 Vin 5 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 17 V out Inverter: VTC La VTC è quella desiderata, ossia una VTC che gode della proprietà rigenerativa Vout (a) pmos triodo (b) pmos saturazione V nmos off (c) nmos saturazione nmos triodo V Tp 0 V Tn (d) pmos off (e) Vin 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 18

10 Inverter VTC La caratteristica è divisa in 5 zone: Pmos in triodo, nmos spento (a) Pmos in triodo, nmos in saturazione (b) Pmos in saturazione, nmos in saturazione (c) Pmos in saturazione, nmos in triodo (d) Pmos off, nmos in triodo (e) Infatti lo NMOS è: Off se V in <V Tn In triodo se V out <V in -V Tn, in saturazione altrimenti Infatti il PMOS è: Off se V in >V - V Tp In triodo se V out >V in + V Tp, in saturazione altrimenti 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 19 Inverter CMOS Calcolo dei parametri statici Università di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOLAB)

11 Parametri statici Una volta ottenuta la VTC dell inverter si possono ricavare i parametri statici. Banalmente: V OH V V OL 0 Per ricavare V IL, V IH e V M bisogna utilizzare le equazioni dei MOS 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 1 Inverter: calcolo di V M La soglia logica si trova imponendo che le due correnti siano uguali e V out V in. Tale condizione si verificherà sicuramente nella zona (c) dove entrambi i MOS sono in saturazione V GS V in V M k k p ( V V ) ( V V V ) I M Tn M Tp Dp n I Dn V M r( V VTp 1+ r ) + V V SG V -V in V -V M Tn con r k k p n 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro

12 Soglia logica: considerazioni La soglia logica è funzione del rapporto fra i fattori di forma del pmos e del nmos La condizione ideale (che rende la caratteristica simmetrica e massimizza i margini di rumore) è quella in cui V M V / Visto che, nella totalità dei moderni processi CMOS risulta V Tn V Tp, tale condizione si ottiene per k n k p µ n C OX (W/L) n µ p C OX (W/L) p Poiché, generalmente, la mobilità delle lacune è inferiore a quella degli elettroni (in genere 1/3) (W/L) p (µ n / µ p ) (W/L) n 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 3 Margini di rumore Per calcolare i margini di rumore è necessario trovare V IL e V IH. Questo calcolo è agevole solo nell ipotesi, già fatta per ottimizzare la soglia logica, di avere k n k p Per trovare V IH si ipotizza (come si deduce dalla VTC) che tale punto debba trovarsi nella zona (d) con nmos in triodo e pmos in saturazione Si uguagliano le correnti del pmos e del nmos, si deriva membro a membro rispetto a V in e si impone che la derivata dell uscita sia 1 in corrispondenza di V IH 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 4

13 k n Calcolo di V IH k n ( ) ( ) p V V V V V V V IH Tn out out Se k n k p, V Tn V Tp, derivando membro a membro rispetto a V in, ed imponendo che la derivata dell uscita sia -1 k V V V + IH out Inserendo questo risultato nell equazione iniziale V IH 1 5V VTn 4 IH Tp 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 5 NM H e NM L Nello stesso modo si ottiene V IL V IL 1 3V + VTn 4 I margini di rumore risultano (sono uguali per la simmetria): V NM NM + H L 8 V 4 3 Tn 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 6

14 Dimensionamento: considerazioni Si è visto che la condizione k n k p rende la caratteristica simmetrica, posiziona la soglia logica al centro del range di tensioni e massimizza, contemporaneamente, i due margini di rumore Cosa succede se la condizione non è verificata? Qualitativamente si può pensare in questo modo: quando k n >k p lo NMOS è più conduttivo (assorbe più corrente) quindi è più difficile spegnerlo per portare l uscita a 0 quindi la soglia logica si sposta verso il basso. L opposto avviene se k n <k p 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 7 Dimensionamento Poiché l obiettivo finale è sempre quello di avere i dispositivi più piccoli possibili (anche perché sono più veloci) per ottenere k n k p si agisce sulle larghezze (W) dei due MOS imponendo per ciascuno la lunghezza minima ottenibile per una data tecnologia Sarà quindi L n L p L min W p (µ n / µ p ) W n Nello schematico di un circuito digitale, dunque, affianco ad un transistor si mette un numero che rappresenta la sua W (espressa in micron) dando per scontato che la L sia la minima possibile In tecnologie moderne la lunghezza di canale arriva a L min 0.13µ (Pentium 4). La stessa Intel prevede di arrivare a L min 45nm per il Ottembre 005 ED - Inverter CMOS Massimo Barbaro 8

15 Inverter CMOS Calcolo dei parametri dinamici Università di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOLAB) Inverter: caratteristiche dinamiche Per trovare le caratteristiche dinamiche è necessario un modello ancora più approfondito dei transistor. In prima approssimazione si può pensare che la risposta sia influenzata da una sola capacità che rappresenta tutte le capacità parassite e di carico connesse sul nodo di uscita V in V out C L 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 30

16 Inverter: tempo di propagazione Un approssimazione del tempo di propagazione si può trovare col semplice modello ad interruttore: L evoluzione del sistema è quella di un tipico sistema RC. La tensione d uscita avrà un andamento esponenziale (parte da V ) fino ad arrivare a 0. Il tempo di propagazione è dato dal tempo che impiega un sistema del primo ordine a raggiungere il 50% dell escursione t V out RC V ( t) V e out V out V R ON C L t t p ln R ON C L 0.69 R ON C L 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 31 Calcolo del tempo di propagazione Evidentemente è necessario avere un modello ancora più dettagliato per avere informazioni quantitative sul comportamento dinamico. Il primo punto da focalizzare è il valore esatto della capacità C L di carico: da quali capacità è costituita e quanto valgono Il secondo punto è identificare R ON e, successivamente, sostituirla con un modello più concreto del MOS 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 3

17 Capacità parassite Sovrapposizioni (overlap) fra gate/drain e gate/source: danno origine a capacità proporzionali all area di sovrapposizione n + n + Capacità di giunzione del diodo PN (due contributi: area e perimetro). Le stesse capacità sono ovviamente associate anche al drain Capacità dell ossido, fra gate e canale (se esiste il canale) altrimenti fra gate e body 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 33 Layout Il layout è una vista dall alto della fetta di silicio che consente di determinare dove verranno realizzati i dispositivi Ad ogni passo di processo è associato un diverso layer (colore) Rettangoli appartenenti a diversi layer rappresentano, ad esempio, dove verranno realizzati i gate di polisilicio, le diffusioni di drain e source, le piste di metal e così via Sul layout è possibile stimare le dimensioni e quindi le capacità parassite associate 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 34

18 Layout e capacità parassite Area di source A S WZ Si forma un MOS per ogni intersezione fra poly e diffusione L W Z Poly Diffusione n + Metallo Contatto Area di gate A G WL Perimetro di drain P D W+Z (non si computa il lato che confina col canale) 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 35 Capacità parassite Tutte le capacità parassite sono non lineari, il che vuole dire che non sono parametri costanti del problema ma cambiano al cambiare delle tensioni in gioco. In particolare, il valore delle capacità connesse al gate cambia a seconda della regione di funzionamento del MOS 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 36

19 Capacità di gate/canale (gate/body) Cutoff: non esiste il canale quindi gate e source/drain sono isolati, tutta la capacità dell ossido (C OX WL) è fra gate e body C GB C OX WL, C gs 0, C gd 0 Triodo: si è formato il canale che è omogeneamente distribuito sotto tutto il gate. Il body è isolato dal gate dalla presenza del canale, mentre la capacità dell ossido si suddivide equamente fra gate/drain e gate/source C GB 0, C gs C OX WL/, C gs C OX WL/ Saturazione: il canale si strozza quindi non c è più capacità fra gate e drain, la capacità dell ossido solo in parte si associa al source C GB 0, C gs /3 C OX WL, C gd 0 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 37 Capacità di sovrapposizione (overlap) Fra gate/drain e gate/source è sempre presente anche la capacità dovuta alla sovrapposizione (overlap) del gate di polisilicio con l area di drain o gate. Tale capacità è proporzionale alla larghezza del canale. Le capacità parassite di overlap sono proporzionali all area di sovrapposizione: L x d W C gso C OX x d WC OV W C gdo C OX x d WC OV W Il parametro x d (quindi C OV ) è una costante del processo quindi non dipende dal progettista 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 38

20 Capacità di diffusione La capacità di diffusione (di source e drain) è data da due contributi: area e perimetro della diffusione. Tali contributi sono non lineari (variano al variare della tensione) ma possono essere sostituiti da due capacità equivalenti costanti (nel range di tensioni di interesse) L area di source (drain) è proporzionale a W. Il perimetro invece viene calcolato senza tenere conto del lato che confina col canale A D WZ, A S WZ P D W+Z, P S W+Z I valori equivalenti delle due capacità sono dunque C SB K eq (C J0 A S +C JSW0 P S ) C DB K eq (C J0 A D +C JSW0 P D ) I parametri C J0 e C JSW0 sono costanti di tecnologia, K eq dipende dal range di tensioni 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 39 Capacità parassite Riassumendo, le capacità parassite di un MOS sono: G C GS C GD S D C SB C GB C DB B 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 40

21 Capacità parassite Cutoff Triodo Saturazione C GB C OX WL 0 0 C GS C OV W C OX WL/+ C OV W /3C OX WL+ C OV W C GD C OV W C OX WL/+ C OV W C OV W C SB K eq (C J0 A S +C JSW0 P S ) K eq (C J0 A S +C JSW0 P S ) K eq (C J0 A S +C JSW0 P S ) C DB K eq (C J0 A D +C JSW0 P D ) K eq (C J0 A D +C JSW0 P D ) K eq (C J0 A D +C JSW0 P D ) 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 41 Calcolo del tempo di propagazione Siamo ora in grado di stimare più dettagliatamente la capacità di carico C L Ma in quali condizioni andiamo a misurare il tempo di propagazione? Ipotizziamo di avere come carico dell inverter la porta più semplice possibile (il caso migliore), ossia l inverter stesso In tale situazione infatti il tempo di propagazione sarà il migliore possibile, in tutti gli altri casi a carico maggiore corrisponderà t p maggiore V out V in Carico 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 4

22 Calcolo di t p : capacità in gioco C GSp +C GBp M p C DBp C Gp M p V in V out C GDp +C GDn C GSn +C GBn M n C DBn C W C Gn M n 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 43 Calcolo di t p : capacità in gioco Le capacità C GSn +C GBn e C GSp +C GBp non hanno influenza perché si suppone che il segnale in ingresso vari istantaneamente (ci pensa il generatore di segnale) Le capacità C DBn e C DBp sono capacità di diffusione La capacità C W è la capacità associata alla metallo di interconnessione fra i due inverter (spesso trascurabile) Le capacità C Gn e C Gp contengono diversi contributi (gate/bulk, gate/drain, gate/source) ma possono essere approssimate con la sola capacità di ossido (C OX WL) La capacità C GDn +C GDn è l unica che non sia connessa direttamente fra il nodo d uscita e la massa. Può essere trasformata in una capacità fra nodo d uscita e massa applicando il teorema di Miller. Contiene solo il contributo di overlap perché il PMOS e o NMOS sono sempre prevalentemente o in saturazione o in cutoff 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 44

23 Teorema di Miller Il teorema di Miller afferma che, se fra il nodo V1 e V esiste il guadagno A è sempre possibile trasformare un ammettenza fra i due nodi con due ammettenze fra ciascuno dei due nodi e massa di valore opportuno. V 1 Y V V 1 V Y eq1 Y(1-A) Y eq Y(1-1/A) Nel caso dell inverter il guadagno fra il nodo di ingresso e quello di uscita può essere considerato pari a -1 nel punto di commutazione quindi Y eq1 Y eq Y 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 45 Calcolo di C L E possibile a questo punto calcolare C L come la somma di tutti i componenti connessi al nodo di uscita C Valore C GDp C GDn C DBp C OVW p C OVW n K eq (C J0 A Dp +C JSW0 P Dp ) Si usa il peso per via dell effetto Miller C DBn K (C eq J0 A Dn +C JSW0 P Dn ) C C W OX p L Gp p C Gn C OX W n L n 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 46

24 Calcolo del tempo di propagazione Per calcolare il tempo di propagazione LH facciamo l ipotesi che l ingresso commuti istantaneamente da V a 0. In tale caso si può affermare che lo NMOS si spenga istantaneamente mentre il PMOS si accende I D (t) C L V out (t) La corrente che scorre attraverso il PMOS deve caricare fino al valore V la capacità C L 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 47 Calcolo del tempo di propagazione corrente- Relazione tensione su C L Moltiplicando membro a membro per dt, dividendo per I D ed integrando. Gli estremi di integrazione derivano dalla definizione di t plh t I plh ( t) dv ( t) out dt 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 48 D C L C V 0 / dv I ( V Il problema è che la corrente dipende dalla tensione. L integrale dovrebbe tenere conto della variazione di I D al variare di V out D out out )

25 Calcolo del tempo di propagazione Con 0<V out <V / si può fare l ipotesi semplificante che il PMOS sia sempre in saturazione e quindi la sua corrente sia costante Corrente in saturazione (V SG V -V IN ) I D k p ( V V ) Tp Sostituendo nell integrale t plh L k p C V ( V V Tp ) C k V p L 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 49 Calcolo del tempo di propagazione Stessi conti si possono fare per il tempo di propagazione nella commutazione inversa (HL). Si ottiene (i due ritardi sono uguali se k n k p ): t phl C k V n L t plh CL k V p t p ( t + t ) phl plh k k n p C V L 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 50

26 Diminuzione di t p Le opzioni per la diminuzione del tempo di propagazione sono: Aumento della tensione di alimentazione (in realtà non è praticamente possibile agire su questo parametro perché è fissato da motivazioni tecnologiche e di processo) Riduzione della C L (che significa ridurre al minimo le dimensioni dei transistor) Aumento di k p e k n che però è una soluzione solo parziale perché comporta l aumento delle capacità parassite (sia quelle dovute alle diffusioni che, soprattutto, quella di gate dell inverter di carico) e quindi l aumento di C L 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 51 Potenza dissipata Le componenti del consumo di potenza sono 3: Potenza statica: è quella dissipata quando l inverter ha ingresso costante, in condizioni di stabilità Potenza dinamica dovuta a C L : è la potenza consumata in commutazione, dovuta al fatto che in corrispondenza di una variazione d ingresso deve avvenire una variazione dell uscita che comporta la carica e la scarica di C L Potenza dinamica dovuta a correnti di cortocircuito: è la potenza che si dissipa in commutazione quando, temporaneamente, si creano percorsi conduttivi diretti fra alimentazione e massa 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 5

27 Potenza statica La dissipazione di potenza statica è praticamente nulla ed è legata solo a due fenomeni: la corrente di leakage attraverso i diodi parassiti e la corrente di sottosoglia dei MOS. Il vantaggio della tecnologia CMOS rispetto a tutte le altre è proprio il fatto di avere una dissipazione statica praticamente trascurabile I leakage I S +I D P stat I leakage V I S I D Diodi parassiti (formati dalle sacche n+ e dal body e dalle sacche p+ e dalla nwell) 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 53 Potenza dinamica su C L Ogni volta che C L viene caricata in una commutazione LH una certa quantità di energia deve essere prelevata dall alimentazione. Parte di questa energia viene immagazzinata su C L e parte dissipata nel PMOS Se la transizione dell ingresso è istantanea, lo NMOS si spegne istantaneamente ed il PMOS si accende (inizialmente in saturazione) Il PMOS carica C L fino al valore di V con la sua corrente di drain che varia al variare di V out 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 54

28 Potenza dinamica su C L V in 0 i V ( t) C L dv ( t) out dt V out Non c è percorso diretto verso massa perché lo NMOS è off C L Energia fornita dall alimentazione E E CL V 0 i ( t) V dt V Energia assorbita da C L 0 i ( t) V ( t) dt V out 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 55 Energia erogata dall alimentazione L energia totale erogata dall alimentazione per caricare completamente C L è: E V L C V C V L V 0 0 dv dv dt out out dt C V L 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 56

29 Energia assorbita da C L L energia totale assorbita da C L è pari alla metà dell energia erogata dall alimentazione, questo perché l altra metà viene dissipata sul PMOS E CL C L V 0 C L 0 V out dv dt dv out out V out dt C V L 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 57 Transizione HL Nella commutazione opposta (HL) il PMOS si spegne e C L si scarica attraverso lo NMOS. In questa situazione l alimentazione non eroga energia (perché non eroga corrente). L energia che era stata precedentemente immagazzinata su C L viene dissipata sul NMOS 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 58

30 Potenza dinamica dissipata L energia totale dissipata in una doppia transizione (L->H->L) è data dalla somma di quella dissipata sul PMOS e sul NMOS. Tale energia è indipendente dalla resistenza dei MOS La potenza dissipata si ottiene dividendo l energia per il tempo impiegato dalla doppia transizione (ossia moltiplicando per la frequenza di commutazione) P dyn C L V /T C L V f 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 59 Potenza dissipata: considerazioni La frequenza f per cui viene moltiplicata l energia non è necessariamente uguale alla frequenza di funzionamento del sistema Non è infatti vero che ogni singolo gate commuti alla frequenza del sistema (non tutti i gate commutano contemporaneamente) Questo fa sì che la frequenza effettiva da usare nella formula sia da pesare con un coefficiente moltiplicativo che deriva da considerazioni statistiche sulla probabilità di commutazione di vari gate La formula ci dà il caso peggiore (worst case) 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 60

31 Potenza dinamica da cortocircuito Se la transizione dell ingresso non è istantanea non è più vero che uno solo fra il PMOS e lo NMOS è in conduzione Al variare della tensione di ingresso può capitare che i due dispositivi siano accesi contemporaneamente dando origine ad una corrente di cortocircuito (I short ) che dissipa potenza V in E dp V I peak (t r +t f )/ P dp E dp f fv I peak (t r +t f )/ I peak I short t f t r 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 61 Potenza dissipata La potenza dissipata totale è data dalla somma delle 3 componenti: P P stat +P dyn +P dp I leakage V +C L V f + fv I peak (t r +t f )/ In genere il contributo di P dyn è quello dominante 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 6

32 Prodotto Potenza/Ritardo (PDP) Un parametro fondamentale di una tecnologia è il prodotto potenza/ritardo (Power Delay Product) Nel caso CMOS si può ricavare dalla formula della potenza, notando che la massima frequenza di funzionamento è pari al tempo di propagazione (per frequenze maggiori il segnale non riesce a propagarsi prima che l ingresso varii nuovamente), dunque, trascurando i contributi di statica e di cortociruito: PDPP dyn t p C L V f tp C L V (1/t p ) t p C L V Il termine PDP dipende solo da alimentazione e C L che vanno quindi minimizzate contemporaneamente 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 63 Riassumendo L inverter CMOS ha una VTC rigenerativa V OH V e V OL 0 (massimo swing di tensione fra i simboli) Se k p k n la VTC è simmetrica e V M V / Il tempo di propagazione è proporzionale a C L ed inversamente proporzionale alla W dei transistor La dissipazione di potenza statica è praticamente nulla La dissipazione di potenza dinamica è proporzionale al quadrato della tensione di alimentazione ed alla frequenza di commutazione In commutazione ci possono essere cortocircuiti temporanei fra alimentazione e massa Il PDP dipende solo da V e da C L 10 Ottembre 005 ED - Inverter CMOS Massimo Barbaro 64