Progettazione Analogica e Blocchi Base

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1 Progettazione Analogica e Blocchi Base Lucidi del Corso di Microelettronica Modulo 3 Università di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOLAB)

2 Flusso di Progetto Università di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOLAB)

3 Progettazione Analogica La progettazione analogica è quasi interamente full-custom: non esiste niente di analogo alle standard cell digitali anche se è possibile incorporare in un progetto blocchi analogici già pronti (di cui comunque deve essere messo a disposizione l intero layout). Non esistono, in analogico, metodologie di progetto standardizzate e codificate (non esiste, a livello commerciale, l equivalente dei tool di sintesi e dei linguaggi di descrizione dell hardware, anche se esistono versioni i di HDL con estensioni ianalogiche come il Verilog-A utili SOLO per la simulazione di sistema). Il progettista lavora a livello di transistor. Il progetto è completo quando si arriva al layout finale del circuito. La progettazione analogica è ancora in parte artigianale : dipende fortemente dall inventiva e dall esperienza del progettista e da un processo di iterazione (simulazione, modifica dei parametri, simulazione). i 14 Marzo 2009 UE - Progettazione e blocchi base Massimo Barbaro 3

4 Flusso di Progetto Full-Custom Suddivisione in moduli Simulazione di sistema Realizzazione i dei moduli Simulazione dettagliata DRC Disegno schematico Simulazione spice Disegno layout Estrazione Layout Vs. Schematic Simulazione post-layout 14 Marzo 2009 UE - Progettazione e blocchi base Massimo Barbaro 4

5 Flusso di Progetto Full-Custom Si parte dalla concezione del dispositivo e della identificazione della opportuna topologia circuitale che implementa le funzionalità richieste. Identificata la topologia (lo schema di interconnessioni) si dimensionano i dispositivi (scelta dei valori di resistenze e capacitori, aspect ratio dei transistor) in modo da soddisfare le specifiche. Si disegna uno schema (schematic) del circuito con un tool apposito (fase di schematic entry) oppure si fornisce una descrizione testuale (netlist) del circuito tramite la sintassi tipica del simulatore spice. Si simula il dispositivo con un tool di simulazione (tipicamente uno dei derivati di spice), se le specifiche non sono soddisfatte può essere necessario modificare il circuito. Si disegna il layout, una volta che il layout non ha errori (DRC: design rules check) si estrae il circuito equivalente (Extraction) e lo si confronta con lo schematico (LVS: Layout versus Schematic) per verificare di avere effettivamente disegnato il circuito che si voleva realizzare. Si risimula il circuito estratto (quindi con tutte le le resistenze e capacità parassite) e si verifica che rispetti ancora i vincoli. In caso negativo può essere necessario rifare il layout (per ridurre i parassiti) o addirittura modificare il circuito (per tenere conto dei parassiti). 14 Marzo 2009 UE - Progettazione e blocchi base Massimo Barbaro 5

6 Tool e Design Kit Design Kit Design Rules Parametri di processo Modelli spice All interno di un flusso di progetto sono definiti i tool (CAD) per realizzare le varie fasi e le informazioni specifiche del processo necessarie (Design Kit). EDA/CAD Layout Editor (Cadence Virtuoso, Mentor IC) Simulatore spice (Hspice, Pspice, Eldo, Specre) 14 Marzo 2009 UE - Progettazione e blocchi base Massimo Barbaro 6

7 Blocchi base Università di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOLAB)

8 Transistor MOS Il transistor MOS è un dispositivo a 4 terminali (drain, gate, source, body di seguito indicati D, G, S, B) E completamente simmetrico, i terminali di drain e source si possono scambiare ruolo a seconda del funzionamento Il ruolo di source è assunto, convenzionalmente, dal terminale (fra S e D) a potenziale più basso (nel caso del nmos) o più alto (nel caso del pmos) Il quarto terminale (B, body) può essere trascurato solo quando cortocircuitato col source (cosa non sempre, o quasi mai, possibile). Negli altri casi il body del nmos (pmos) deve essere collegato al potenziale più basso (alto) presente nel circuito. La caratteristica del dispositivo dipende da un insieme di parametri di processo (tensione di soglia, mobilità, capacità dell ossido) noti a priori una volta scelta una determinata tecnologia, e da parametri geometrici (W e L) determinabili dal progettista. 14 Marzo 2009 UE - Progettazione e blocchi base Massimo Barbaro 8

9 Parametri Fisici e di Processo Parametri Fisici e di Processo (non modificabili dal progettista) che determinano le caratteristiche del MOS: k: costante di Boltzmann T: temperatura (in gradi Kelvin) q: carica dell elettrone U T = kt/q (indicata anche come V T ): tensione termica. Dipende solo dalla temperatura. ε OX, ε S : costanti dielettriche dell ossido di gate e del silicio. t OX : Spessore dell ossido di gate C OX =(ε OX /t OX ): capacità (per unità d area) dell ossido di gate N B : drogaggio del substrato n i: densità intrinseca di portatori del silicio µ n, µ p : mobilità di elettroni e lacune V Tn e V Tp : tensioni di soglia dei transistor nmos e pmos 14 Marzo 2009 UE - Progettazione e blocchi base Massimo Barbaro 9

10 MOS: Simboli Circuitali Simboli circuitali del NMOS Simboli circuitali del PMOS 14 Marzo 2009 UE - Progettazione e blocchi base Massimo Barbaro 10

11 MOS: equazione caratteristica W L V DS ( ) DS I = µ C V V V = = D k n n OX GS Tn 2 V DS V V Equazione in eff DS 2 regione lineare k 2 ( ) n 2 I = V V = D GS Tn k = n µ n C OX W L k 2 n V eff DS Equazione in regione di saturazione Rapporto di forma: unico parametro modificabile dal progettista t 14 Marzo 2009 UE - Progettazione e blocchi base Massimo Barbaro 11

12 MOS: Regioni di funzionamento I D = k n ( V ) GS V Tn V DS I D = k 2 n ( ) 2 V GS V Tn I D I D = k n 2 V ( ) DS V V V GS Tn DS 2 Triodo Saturazione a V DS V GS-V Tn = V eff 14 Marzo 2009 UE - Progettazione e blocchi base Massimo Barbaro 12

13 MOS: saturazione In saturazione il MOS si comporta fondamentalmente come un generatore di corrente: la corrente I DS è fissata (dalla V GS )e non dipende dalla tensione V DS In elettronica analogica il MOS è fondamentalmente t utilizzato t nella regione di saturazione, diversamente dall elettronica digitaleit incui si alterna fra regione di ti triodo e di cutoff 14 Marzo 2009 UE - Progettazione e blocchi base Massimo Barbaro 13

14 Modulazione Lunghezza di Canale In realtà, anche in condizione di saturazione, all aumentare della tensione di drain si ha un aumento della corrente dovuto all effetto di modulazione della lunghezza di canale. Questo perché aumenta la regione di svuotamento intorno alla diffusione di drain equindi diminuiscei i la lunghezza effettiva del canale (quindi aumenta la corrente). Il transistor non è quindi un generatore di corrente ideale ma ha una resistenza di uscita finita. RCS=Regione Carica Spaziale n + n + Strozzamento (pinch-off) del canale 14 Marzo 2009 UE - Progettazione e blocchi base Massimo Barbaro 14

15 Modulazione Lunghezza di Canale Anche in saturazione la corrente dipende leggermente dalla tensione di drain. La resistenza di uscita del transistor in saturazione (l inverso di lambda nell equazione) è proporzionale alla lunghezza L. Quindi transistor più lunghi hanno resistenza di uscita maggiore e si comportano meglio da generatori di corrente. µ C I ( ) [ λ( )] n OX V V V V D 2 W L = GS Tn DS eff k k λ = ds = ds 2L V V + φ L V V + φ DG + 2 Tn 0 DS eff 0 14 Marzo 2009 UE - Progettazione e blocchi base Massimo Barbaro 15

16 Capacità parassite Sovrapposizioni (overlap) fra gate/drain e gate/source: danno origine a 2 capacità proporzionali all area area di sovrapposizione n + n + Capacità di giunzione del diodo PN (due contributi: area e perimetro). Le stesse capacità sono ovviamente associate anche al drain Capacità dell ossido, fra gate e canale (se esiste il canale) altrimenti fra gate e body 14 Marzo 2009 UE - Progettazione e blocchi base Massimo Barbaro 16

17 Capacità parassite Riassumendo, le capacità parassite di un MOS sono: G C GS C GD S D C SB C GB C DB B 14 Marzo 2009 UE - Progettazione e blocchi base Massimo Barbaro 17

18 Capacità parassite Cutoff Triodo Saturazione C GB C OX WL 0 0 C GS C OV W C OX WL/2+ C OV W 2/3C OX WL+ C OV W C GD C OV W C OX WL/2+ C OV W C OV W C SB K eq (C J0 A S +C JSW0 P S ) K eq (C J0 A S +C JSW0 P S ) K eq (C J0 A S +C JSW0 P S ) C DB K eq (C J0 A D +C JSW0 P D ) K eq (C J0 A D +C JSW0 P D ) K eq (C J0 A D +C JSW0 P D ) 14 Marzo 2009 UE - Progettazione e blocchi base Massimo Barbaro 18

19 MOS: Modello a Piccoli Segnali C GD g s = I D V SB G D C GS C DB C SB S g m = V I D GS g ds = I V D DS = 1 r ds 14 Marzo 2009 UE - Progettazione e blocchi base Massimo Barbaro 19

20 Parametri Modello a Piccoli Segnali I valori dei vari parametri del modello a piccoli segnali cambiano a seconda della regione di funzionamento. In saturazione: g m W 2 I = µ C V = D = 2µ C n OX L eff V n eff g g γ = m 0. g s 2 V + 2φ 2 SB g = λi ds D F OX m W L I D 14 Marzo 2009 UE - Progettazione e blocchi base Massimo Barbaro 20

21 MOS: Modelli per la Simulazione Le equazioni viste sono solo una approssimazione del comportamento del dispositivo e vanno bene per una prima analisi (manuale) del circuito. Possono dare indicazioni per capire quali sono i punti critici di un circuito. Per simulare il dispositivoiti vengono utilizzate t equazioni i molto più complesse, che coinvolgono molti più parametri. La simulazione avviene tramite software basati su SPICE (spice è il primo simulatore, freeware, di circuiti svilupato all università di Berkeley). Le equazioni utilizzate per descrivere il MOS rappresentano un modello del MOS. I modelli oggi più importanti sono il BSIM3, BSIM4, EKV, MOS9. In questo corso simuleremo i circuiti usando il modello BSIM3v3, per potere utilizzare un certo modello di simulazione bisogna avere un file che descriva i valori tipici dei parametri del modello per la tecnologia utilizzata. 14 Marzo 2009 UE - Progettazione e blocchi base Massimo Barbaro 21

22 Blocchi Base: Specchio di Corrente Lo specchio di corrente è un blocco elementare utilizzato per copiare una corrente da un punto all altro del circuito (distribuire una corrente di polarizzazione) o come carica attivo di amplificatori. I IN M1 I OUT M2 La corrente in M1 è uguale alla corrente in M2 perché i MOS sono in saturazione ed hanno la stessa tensione di gate. Q2 DEVE essere in saturazione quindi la tensione di uscita (Vout) deve essere: Vout > Veff2 14 Marzo 2009 UE - Progettazione e blocchi base Massimo Barbaro 22

23 Blocchi Base: Specchi di Corrente Il parametro più importante per giudicare uno specchio è la resistenza di uscita, ossia quanto la corrente d uscita rimane stabile ed uguale a quella di ingresso al variare della tensione di uscita. v gs2 =0 La resistenza d uscita di uno specchio semplice è limitata dall effetto di modulazione della lunghezza di canale. R out =r ds2 dall effetto di 1/g m1 r ds2 La resistenza d uscita coincide con la resistenza r ds di Q2. R out =r ds2 14 Marzo 2009 UE - Progettazione e blocchi base Massimo Barbaro 23

24 Blocchi Base: Specchio di Corrente Per i discorsi fatti sulle tecniche di layout: se si vogliono ottenere correnti d uscita in un qualsiasi rapporto con la corrente di ingresso: I OUT = K I IN =N/M I IN Si utilizzano N+M transistor tutti uguali e se ne mettono M in parallelo in ingresso e N in parallelo in uscita. Infatti se volessi facessi semplicemente W 2 =NW 1 e L 2 =NL 1 l effetto delle variazioni effettive delle dimensioni (dimensioni efficaci) avrebbe risultati diversi su M1 e M2. W L W = 2 L W L = NW W eff eff 1 1 ML L N W M L 14 Marzo 2009 UE - Progettazione e blocchi base Massimo Barbaro 24

25 Specchio di corrente: rapporti I IN I OUT =ΣI Oj =N I IN I Oj N N correnti in uscita uguali a quella in ingresso si sommano I IN =ΣI in,j =MI in,j I OUT=I in,j =I IN/M La corrente in I ingresso si divide in in,j M correnti uguali, M una sola di queste è copiata in uscita 14 Marzo 2009 UE - Progettazione e blocchi base Massimo Barbaro 25

26 Blocchi Base: Specchio di Corrente Per realizzare rapporti molto elevati si possono usare M transistor in serie in ingresso e N in parallelo in uscita, in questo caso: I OUT =N*M I IN Così posso realizzare un rapporto pari a 16 con soli 8 transistor anziché 17. I IN Equivalente ad un solo MOS con L1=ML2 M I Oj I OUT =ΣI Oj =N I Oj =N(M I IN ) 14 Marzo 2009 UE - Progettazione e blocchi base Massimo Barbaro 26 N

27 Specchio di Corrente Cascode Obiettivo: aumentare la resistenza di uscita dello specchio semplice. Sfrutta il fatto che il transistor Q4 mantiene il drain Q2 ad una tensione poco variabile (isola il drain di Q2 dal nodo di uscita). I IN I OUT M3 M4 Resistenza di uscita: Rout=r ds4 *(1+r ds2 g m4 ) Controindicazione: aumenta la tensione minima che deve essere presente in uscita: M1 M2 Vmin=2(Vgs-V V Tn )+Vtn = 2V eff +V Tn 14 Marzo 2009 UE - Progettazione e blocchi base Massimo Barbaro 27

28 Amplificatore a Source Comune Amplificatore con guadagno in tensione e carico attivo: M3 M2 V OUT Carico Guadagno: Av= -g m1 (r ds1 //r ds2 ) Resistenza di ingresso infinita V IN M1 Rout= (r ds1 //r ds2 ) Amplificatore 14 Marzo 2009 UE - Progettazione e blocchi base Massimo Barbaro 28

29 Amplificatore Source Comune Modello a piccoli segnali per il calcolo l del guadagno. 14 Marzo 2009 UE - Progettazione e blocchi base Massimo Barbaro 29

30 Amplificatore a Drain Comune Guadagno in tensione prossimo all unità (è usato come buffer visto che ha un guadagno in corrente, oppure come level shifter ossia traslatore di livello). E chiamato anche source follower perché riporta sul drain le variazioni di tensione del source. I B M3 V IN Amplificatore M1 Guadagno: M2 V OUT Carico Av=gm1/(gm1+gs1+gds1+gds2) gs1 gds1 gds2) Essendo in genere gds1 e gds2 molto minori di gm1 in pratica l errore nel guadagno (che si vorrebbe unitario) è introdotto da gs1 che modella l effetto body. Si può eliminare mettendo Q1 in una well e cortocircuitando S e B ma ciò è impossibile in un processo nwell. 14 Marzo 2009 UE - Progettazione e blocchi base Massimo Barbaro 30