Processo CMOS. Lucidi del Corso di Circuiti Integrati Modulo 1A

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1 Processo CMOS Lucidi del Corso di Circuiti Integrati Modulo 1A Università di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOLAB)

2 Transistor MOS Università di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOLAB)

3 Transistor MOS Il transistor MOS è un dispositivo a 4 terminali (drain, gate, source, body di seguito indicati D, G, S, B) Esistono due tipologie di transistor MOS: Transistor a canale N (NMOS), in cui i portatori di carica sono gli elettroni Transistor a canale P (PMOS) ), in cui i portatori di carica sono le lacune Le caratteristiche del PMOS sono duali rispetto a quelle del NMOS E completamente simmetrico, i terminali di drain e source si possono scambiare ruolo a seconda del funzionamento Il ruolo di source è assunto, convenzionalmente, dal terminale (fra S e D) a potenziale più basso (nel caso del nmos) o più alto (nel caso del pmos) Il quarto terminale (B, body o bulk) può essere trascurato solo quando cortocircuitato col source (cosa non sempre, o quasi mai, possibile). Negli altri casi il body del nmos (pmos) deve essere collegato al potenziale più basso (alto) presente nel circuito. La caratteristica del dispositivo dipende da un insieme di parametri di processo (tensione di soglia, mobilità, capacità dell ossido) noti a priori una volta scelta una determinata tecnologia, e da parametri geometrici (W e L) determinabili dal progettista. 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 3

4 Parametri Fisici e di Processo Parametri Fisici e di Processo (non modificabili dal progettista) che determinano le caratteristiche del MOS: k: costante di Boltzmann T: temperatura (in gradi Kelvin) q: carica dell elettrone U T = kt/q (indicata anche come V T ): tensione termica. Dipende solo dalla temperatura. OX, S : costanti dielettriche dell ossido di gate e del silicio. t OX : Spessore dell ossido di gate C OX =( OX /t OX ): capacità (per unità d area) dell ossido di gate N B : drogaggio del substrato n i : densità intrinseca di portatori del silicio n, p : mobilità di elettroni e lacune V Tn e V Tp : tensioni di soglia dei transistor nmos e pmos 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 4

5 MOS: Simboli Circuitali Simboli circuitali del NMOS Simboli circuitali del PMOS Useremo i simboli evidenziati in rosso, che sono i più comunemente usati per i circuiti digitali. Il pallino (bubble) in ingresso al gate del pmos ha lo stesso significato visto nelle porte logiche: rappresenta un segnale attivo basso (il pmos è acceso, ossia attivo, quando la tensione sul gate è bassa). 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 5

6 Il transistor MOS: sezione trasversale Struttura del transistor MOS (NMOS in questo caso) Source Ossido di gate Gate (polisilicio) Drain n + n + p-si (body) Il substrato è di tipo P, quindi ricco di portatori positivi (lacune) Isolamento (SiO 2 ) 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 6

7 Il transistor MOS: funzionamento All aumentare della tensione di gate (V G ) rispetto al bulk (V B ), il potenziale positivo prima allontana i portatori positivi (lacune) naturalmente presenti nel silicio tipo P e poi richiama dei portatori negativi (elettroni) nella zona immediatamente sotto il gate. In tal modo si forma un canale conduttivo fra drain e source, non appena ilpotenziale di gate supera una certa soglia (V TH ) V G >V TH V S =0 - - V D > n + n V B =0 Canale (formato se la tensione di gate è maggiore della tensione di soglia) Se esiste il canale, applicando una tensione positiva fra D e S si può fare scorrere una corrente elettrica (I D, corrente di drain) 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 7

8 Il transistor MOS: triodo Per basse tensioni di drain rispetto al source (V =V D -V S ) il canale si comporta come resistore (comportamento ohmico o lineare) e la corrente aumenta linearmente con l aumento della V. Al variare della tensione di V GS (V G -V S ) il canale diventa via via più popolato di elettroni e quindi più conduttivo, quindi diminuisce il valore del resistore Il transistor in triodo (o regione ohmica, o regione lineare) si comporta come un resistore di valore variabile ed impostabile agendo sulla tensione di gate. V V S =0 G1 V D >0 n + V V n + G2 G3 >V G2 >V G1 V G3 V G >VTH V B =0 All aumentare di V GS vengono richiamati più elettroni nel canale che diventa più conduttivo (lo spessore è più o meno sempre lo stesso ma cambia la densità dei portatori, la grafica è volutamente esagerata per rendere il principio) 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 8

9 Il transistor MOS: saturazione Per ulteriori incrementi della tensione di drain rispetto al source (V ) ad un certo punto la differenza di potenziale fra il gate ed il canale (in prossimità del drain) diventa tanto piccola da diventare inferiore alla tensione di soglia ed il canale si strozza (pinch-off) Per aumenti della tensione di drain oltre questo limite (V G -V D =V TH, ossia V =V GS -V TH ) la corrente non aumenta più perché il canale è strozzato V S =0 n + n + V D >0 V B =0 Canale strozzato V G >V TH La condizione di strozzamento è: V G V D = V TH Ossia V G V S V D + V S = V TH => (V G -V S )-(V D -V S )=V TH V = V GS - V TH 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 9

10 MOS: modulazione lunghezza di canale In realtà, per ulteriori aumenti della V, aumenta la polarizzazione in inversa della giunzione pn fra drain e substrato, quindi aumenta la regione di carica spaziale (RCS) di svuotamente della giunzione stessa. L effetto è quello di spostare verso sinistra il punto di pinch-off dunque diminuire la effettiva lunghezza del canale. A canale più corto corrisponde maggiore corrente (nell unità di tempo riesce, a parità di velocità a passare una maggiore quantità di carica) V G >V TH V S =0 n + n + V D >0 V B =0 Il punto di strozzamento si sposta a sinistra e diminuisce la lunghezza del canale Regione di svuotamento (RCS) 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 10

11 PMOS: il transistor complementare Nel caso del PMOS il body è di tipo n mentre le diffusioni di drain e source sono di tipo p. I portatori di carica sono lacune, anzi che elettroni ed il canale si forma quando la tensione di gate (V G ) è a potenziale più basso rispetto al bulk (V B ). La corrente scorre da source verso drain. Si può realizzare un PMOS in un pezzo di silicio con substrato di tipo p realizzando una tasca a drogaggio n dentro il substrato stesso (la tasca si chiama n-well). V S =V DD V G < V Well V D <V DD p + p V B =0 V Well =V DD La corrente scorre in direzione inversa. n-well p-si 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 11

12 MOS: polarizzazione del substrato Il terminale del substrato (body o bulk) NON può quasi mai essere cortocircuitato al source. p-si n + n + Infatti bisogna EVITARE che i diodi parassiti corrispondenti alle giunzioni pn fra source/drain e substrato si polarizzino in diretta (i diodi devono cioè essere sempre spenti). Siccome TUTTI gli NMOS condividono lo stesso substrato, tale substrato deve essere al potenziale più basso possibile (ossia 0). p-si p + p + n-well Anche nel caso dei PMOS bisogna evitare di polarizzare in diretta i diodi parassiti. Siccome, però, tali diodi sono invertiti rispetto al NMOS, in questo caso la well deve essere al potenziale più alto possibile (ossia V DD, tensione di alimentazione). 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 12

13 MOS come interruttore In elettronica digitale il transistor MOS viene fondamentalmente usato come interruttore, quindi in prima approssimazione possiamo dire che: NMOS: è spento per tensioni gate-source minori della tensione di soglia (V GS <V Tn ) ed è acceso ed equivalente ad una resistenza R ON per tensioni gate-source maggiori della tensione di soglia. PMOS: è spento per tensioni source-gate minori della tensione di soglia in valore assoluto (V SG < V Tp ) ed è acceso ed equivalente ad una resistenza (piccola) R ON per tensioni source-gate maggiori della tensione di soglia. La resistenza, quando il MOS (N o P) è acceso, dipende dalla regione di funzionamento, in particolare è: PICCOLA: se il transistor è in regione lineare (triodo) GRANDE: se il transistor è in regione di saturazione (dipende dalla modulazione di lunghezza di canale) 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 13

14 Interruttore NMOS G V GS >V Tn R ON E sicuramente acceso se V G =V DD S V GS <V Tn Il terminale di source è (tipicamente) quello in basso ed è collegato alla massa E sicuramente spento se V G =0 Circuito aperto 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 14

15 Interruttore PMOS G S V SG > V Tp R ON E sicuramente acceso se V G =0 V SG < V Tp Il terminale di source è (tipicamente) quello in alto ed è collegato all alimentazione (V DD ) E sicuramente spento se V G =V DD Circuito aperto 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 15

16 MOS: calcolo della corrente (analitico) W L I Qi ( x) vn( x) W Quantità di carica per unità di area nel sistema MOS (la carica è proporzionale a quanto la V G -V(x) eccede la V TH ) In ogni punto x del canale (x=0 nel source, x=l nel drain), la corrente è data dalla carica per unità di area, moltiplicata per la superficie di portatori che attraversa x nell unità di tempo (parliamo di densità superficiale e non volumetrica perché i portatori costituiscono un sottilissimo strato di carica superficiale) W v n La velocità è proporzionale al campo elettrico tramite il parametro di mobilità La superficie di portatori che attraversa x nell unità di tempo è data da un rettangolo, largo come il canale e lungo quanto lo spazio percorso dai portatori nell unità di tempo (ossia la loro velocità) v n ( x) E( x) n Qi ( x) COX ( VGS V( x) VTH ) Il campo elettrico è la derivata del potenziale E( x) dv dx 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 16

17 MOS: espressione della corrente Mettendo tutto assieme e tenendo conto della formula della velocità, abbiamo: 1 I WC OX ( V V V GS TH ) n dv dx Moltiplicando ambo i membri per dx: 2 I dx WC OX ( V V V GS TH ) dv n 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 17

18 MOS: espressione della corrente Sapendo che la corrente deve essere costante lungo il canale per il principio di conservazione della carica, possiamo integrare dx fra 0 e L e dv fra 0 e V : L 3 4 I I 0 dx L WC WC OX OX n n ( V V 0 GS ( V GS V TH V ) V V TH V 2 ) dv 2 5 I C n OX W L ( V GS V TH ) V 2 V 2 La corrente massima è proporzionale a W/L quindi il transistor conduce tanto più quanto più è LARGO 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 18

19 NMOS: equazione caratteristica classica 2 V VGS VTn V W Equazione in I D ncox L 2 I D 1 W 2 ncox GS Tn V V V 1 2 L regione lineare Corrente di saturazione Contributo della modulazione di lunghezza di canale k n n C OX W L Equazione in regione di saturazione Rapporto di forma: unico parametro modificabile dal progettista 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 19

20 Modulazione Lunghezza di Canale Anche in saturazione la corrente dipende leggermente dalla tensione di drain. La resistenza di uscita del transistor in saturazione (l inverso di lambda nell equazione) è proporzionale alla lunghezza L. Quindi transistor più lunghi hanno resistenza di uscita maggiore e si comportano meglio da generatori di corrente. I D C 2L n 2 OX V DG k W ds L V Tn 2 V V 1 V GS 0 Tn 2L V k ds V eff 0 14 Marzo 2009 UE - Progettazione e blocchi base Massimo Barbaro 20

21 Effetto Body Le considerazioni fatte fino a qui valgono se il substrato (body o bulk) è allo stesso potenziale del source, ossia se V SB =0. Le cose si complicano leggermente se questo non è più vero, in particolare se la tensione di source aumenta rispetto a quella di body (V SB >0). L effetto è quello di un aumento della tensione di soglia che dipende da un certo numero di parametri di processo e fisici. L equazione che modella tale variazione della tensione di soglia è a seguente: V TH V V TH 0 F SB 2 2 F Ovviamente, non può mai accadere il contrario, ossia un aumento della tensione di substrato rispetto al source, altrimenti avremmo una polarizzazione in diretta del diodo costituito dalla giunzione pn fra diffusione e substrato. 14 Marzo 2009 UE - Progettazione e blocchi base Massimo Barbaro 21

22 Tensione efficace Normalmente, la tensione V GS -V Tn, che misura in pratica quanto sia acceso il MOS, ossia di quanto la sua V GS superi la tensione di soglia, viene definita Tensione Efficace (V eff ) o anche Tensione di Overdrive (V OV ). Tale parametro è particolarmente utile sopratutto in elettronica analogica, perché è associabile a diverse prestazioni del dispositivo. V eff V GS V Tn I n C 2 OX W L V eff 2 1 V 14 Marzo 2009 UE - Progettazione e blocchi base Massimo Barbaro 22

23 I D I D C n NMOS: Regioni di funzionamento OX W L V GS V Tn V I D 1 W 2 ncox GS Tn V V V 1 2 L Saturazione Pendenza curva I/V molto piccola, quindi elevata resistenza Triodo Pendenza curva I/V molto grande, quindi piccola resistenza I D C n OX W L 2 V V GS VTn V 2 V V GS -V Tn 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 23

24 NMOS: curve caratteristiche classiche I Curve caratteristiche di un NMOS con W/L=1 e L=10um in tecnologia 90nm La corrente è positiva quando scorre dal drain al source Triodo Saturazione V GS =1.000 V GS =0.875 Le curve crescono all aumentare di V GS (allo aumentare di V G ) V GS =0.750 V GS =0.625 L asse delle ascisse è V (quindi la corrente aumenta allo aumentare di V D ) V GS =0.500 V GS =0.375 V GS =0.250 V 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 24

25 PMOS: curve caratteristiche classiche I SD Curve caratteristiche di un PMOS con W/L=2 e L=10um in tecnologia 90nm La corrente è positiva quando scorre dal source al drain Le curve crescono all aumentare di V SG (al diminuire di V G ) V SG =1.000 V SG =0.875 V SG =0.750 L asse delle ascisse è V SD (quindi la corrente aumenta al diminuire di V D ) V SG =0.625 V SG =0.500 V SG =0.375 V SG =0.250 V SD 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 25

26 MOS: effetti di canale corto Le equazioni viste valgono per transistor classici a canale lungo e sono comunque sufficienti per fare ragionamenti qualitativi sui circuiti In realtà, il comportamento di transistor comunemente usati per realizzare circuiti digitali si discosta pesantemente da quello visto poiché entrano in gioco effetti del secondo ordine che un tempo erano trascurabili data la lunghezza del transistor Per fare ragionamenti quantitativi è necessario avere una maggiore comprensione del reale funzionamento dei MOS e di quali sono le vere equazioni che ne descrivono il comportamento Fra i fenomeni che modificano le equazioni dei MOS digitali (a canale sub-micrometrico), il più importante è quello della saturazione della velocità (velocity saturation) ed è quello di cui dovremo tenere conto per l analisi quantitativa dei nostri circuiti 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 26

27 v v n p E n p E Velocity saturation Le equazioni classiche si basano sull assunzione che la velocità dei portatori di carica (elettroni o lacune) sia proporzionale al campo elettrico orizzontale fra drain e source, attraverso una costante di proporzionalità denominata mobilità. In realtà la velocità dei portatori, per campi elettrici elevati, non aumenta linearmente ma viene limitata dagli effetti di scattering (collisioni) col reticolo del semiconduttore. La conseguenza è che la mobilità non è una costante ma varia col campo elettrico orizzontale (E). Esiste un valore critico del campo elettrico (E C ) oltre il quale la velocità satura e non aumenta più per ulteriori aumenti del campo elettrico. Quindi la dipendenza della velocità dal campo è non lineare v n ne E 1 E C Questo effetto è presente anche nei transistor a canale lungo, solo che in tale caso il campo elettrico orizzontale risulta più piccolo e non raggiunge il valore critico 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 27

28 MOS: espressione della corrente Rifacendo i conti analitici e tenendo conto della formula della velocità, abbiamo: 1 I WC OX ( V GS V V TH ) n 1 dv dx dv dx E C 2 I dv 1 dx WCOX ( VGS V V E C TH ) n dv dx 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 28

29 MOS: espressione della corrente Moltiplicando ambo i membri per dx ed integrando (sapendo che la corrente deve essere costante lungo il canale per il principio di conservazione della carica): L V V I 3 I dx dv WCOX n ( VGS V VTH ) dv E 0 C I I L I E C V nc V 1 LE OX WC C W L OX n ( V ( V GS GS V V TH TH ) V ) V 2 V 2 V Ottobre 2011 CI - Processo CMOS Massimo Barbaro 29

30 Velocity saturation: considerazioni L espressione è uguale a quella classica con, in più, un termine al denominatore La corrente effettiva è dunque più piccola di quanto atteso, tanto più piccola quanto più è grande il termine V /L, che fornisce una sorta di misura del campo medio nel canale Tanto più tale valore si avvicina al valore critico (quindi maggiore è V o minore è L) tanto più il transistor è affetto dal fenomeno di saturazione della velocità La corrente massima è comunque sempre proporzionale a W/L quindi il transistor è tanto più conduttivo tanto più è LARGO 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 30

31 Il transistor MOS: saturazione Il primo effetto che si può osservare è che la saturazione del transistor non avviene più a causa del pinch-off. Infatti, per tensioni minori della tensione di pinch-off, la velocità dei portatori di carica satura e raggiunge un valore massimo La conseguenza quantitativa è che la corrente di saturazione è molto più piccola di quanto predetto dall equazione classica ed avviene per tensioni molto più basse V G >V TH V S =0 - v sat V D >0 n + n + V B =0 Prima ancora che il canale si strozzi gli elettroni raggiungono la velocità di saturazione e la corrente non può aumentare pù 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 31

32 MOS: corrente di saturazione Le equazioni reali sono di difficile utilizzo, quindi useremo una semplificazione del primo ordine che si rileva però molto utile ed efficace per l analisi dei circuiti digitali: supponiamo che la saturazione della velocità avvenga bruscamente per un certo campo critico e che prima del valore critico abbia il valore costante normalmente utilizzato. In questo modo l equazione del transistor in triodo rimane quella classica e cambia solo l espressione per la corrente di saturazione, che ricaviamo dall equazione classica sostituendo il nuovo valore della tensione di saturazione (che è la tensione per cui il campo raggiunge il valore critico) v n v sat Approssimazione con una spezzata E C Curva reale E 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 32 v sat E V n AT C n Lv n V sat AT L

33 MOS: corrente di saturazione La corrente di saturazione in caso di SATURAZIONE DELLA VELOCITA risulta quindi pari a: I I C n OX C I n OX k W L n V W L ( V V AT GS AT V TH ) V AT V VAT ( VGS VTH ) 2 2 AT 2 VAT ( VGS VTH ) 2 Costanti di processo e progetto La dipendenza dalla V GS è LINEARE anzi che QUADRATICA 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 33

34 MOS: caratteristiche a canale corto I I delta di corrente di saturazione sono uguali quindi la dipendenza dalla V GS è LINEARE La saturazione arriva per tensioni più basse V GS =1.000 V GS =0.875 Al diminuire di V GS il canale è poco formato dunque si strozza PRIMA della saturazione di velocità, la dipendenza torna QUADRATICA V GS =0.750 V GS =0.625 V GS =0.500 V GS =0.375 V GS = Ottobre 2011 CI - Processo CMOS Massimo Barbaro 34 V

35 Confronto fra canale corto e lungo Canale lungo A parità di W/L I Canale corto 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 35 V

36 MOS: caratteristica I /V GS Canale lungo: dipendenza QUADRATICA I Canale corto: dipendenza LINEARE 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 36 V GS

37 PMOS Nel caso del PMOS vale tutto in modo duale Le equazioni sono identiche a patto di considerare la corrente I positiva quando scorre dal source al drain Al posto delle tensioni V e V GS bisognerà usare le tensioni V SD e V SG Le tensioni di saturazione (V ATp ) e di soglia (V THp ) sono negative, quindi nella formula se ne prende il valore assoluto: I SDp k p V AT ( V SG Positiva se scorre dal source al drain V THp ) V ATp 2 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 37

38 MOS: modello unificato Per calcoli manuali è possibile, quindi, utilizzare un modello unificato (semplificato) che dia un unica espressione valida in tutte le regioni di funzionamento: 0 V GS V TH 0 I D Con V min W k' L 2 V min VGS VTn Vmin min( V k' C OX GS V TH, V, V AT 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 38 2 ) V GS V TH E facile verificare che per V <(V GS -V TH,V AT ) si ottiene l espressione in triodo. 0 Con V AT <(V,V GS -V TH ) siamo in regime di saturazione di velocità, altrimenti nella saturazione classica

39 Tecnologia CMOS Capacità parassite Università di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOLAB)

40 Capacità parassite Sovrapposizioni (overlap) fra gate/drain e gate/source: danno origine a 2 capacità proporzionali all area di sovrapposizione p-si n + n + Capacità di giunzione del diodo PN (due contributi: area e perimetro). Le stesse capacità sono ovviamente associate anche al drain Capacità dell ossido, fra gate e canale (se esiste il canale) od altrimenti fra gate e body 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 40

41 Capacità parassite Quasi tutte le capacità parassite sono non lineari, il che vuole dire che non sono parametri costanti del problema ma cambiano al cambiare delle tensioni in gioco. Esistono 3 tipologie di capacità, la cui origine è mostrata nel lucido precedente: Capacità di giunzione: Sono dovute alla giunzione pn presente fra diffusione di drain (source) ed il substrato. Sono dei capacitori NON lineari in quanto il loro valore dipende dalla caduta di potenziale ai capi della giunzione. Sono posizionate fra drain (source) e substrato. Capacità di canale: E l effetto capacitivo dovuto alla regione del canale, che si trova sotto il gate. E non lineare perché dipende dalla regione di funzionamento del MOS. Capacità di sovrapposizione (overlap): Sono dovute alla sovrapposizione diretta fra gate e source o drain. 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 41

42 Layout Per potere stimare il valore di questi contributi capacitivi, è necessario avere maggiori informazioni sulla forma geometrica del dispositivo perché le diverse capacità parassite dipendono dalle aree e dai perimetri delle forme geometriche in questione. Per questo motivo si utilizza una diversa rappresentazione, chiamata layout, ossia una vista dall alto della fetta di silicio che consente di determinare dove verranno realizzati i dispositivi. Ad ogni passo di processo (ad esempio diffusione n o p, metalizzazione, polisilicio) è associato un diverso layer (colore). Il colore è scelto in modo CONVENZIONALE (al cambiare del software CAD può cambiare). Per rappresentazioni in bianco e nero si modifica la texture (il riempimento del rettangolo) anzi che il suo colore. Rettangoli appartenenti a diversi layer rappresentano, ad esempio, dove verranno realizzati i gate di polisilicio, le diffusioni di drain e source, le piste di metal e così via. Sul layout è possibile stimare le dimensioni e quindi le capacità parassite associate. 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 42

43 Vista dall alto Sezione Layout Metallo Contatto n + n + p-si Il contatto non è altro che un foro aperto nell ossido che consente al metallo di raggiungere la diffusione oppure il gate 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 43

44 Layout e capacità parassite W Si forma un MOS per ogni intersezione fra poly e diffusione Z L Poly Diffusione n + Metallo Contatto Area di source A S =WZ Area di gate A G =WL Perimetro di drain P D =W+2Z (non si computa il lato del canale) 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 44

45 Capacità di diffusione La capacità di diffusione (di source e drain) è dovuta all esistenza della giunzione pn fra le diffusioni stesse ed il substrato. E data da due contributi: area e perimetro della diffusione. Tali contributi sono non lineari (variano al variare della tensione) ma possono essere sostituiti da due capacità equivalenti costanti (nel range di tensioni di interesse). Contributo del perimetro Contributo dell area Tipicamente si trascura il lato del perimetro che coincide con il canale, visto che, essendoci il canale, non c è più giunzione pn. 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 45

46 Capacità di diffusione Il valore dei 2 contributi (area e perimetro) della capacità di giunzione, associata alle diffusioni di drain e source è fortemente non lineare: Capacità di giunzione per unità d area e per tensione applicata pari a 0. Capacità di giunzione per unità di perimetro e per tensione applicata pari a 0 (sw sta per side-wall) C j C j0 A D( S ) V 1 0 m A C jsw C jsw0 P D( S ) V 1 0 m P Built-in potential: Caduta ai capi della giunzione con tensione applicata pari a 0. Grading-coefficient: misura il tipo di giunzione (brusca, lineare). In genere vale ½. Cambia valore se considero area o perimetro. 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 46

47 Capacità di diffusione (caso digitale) Per linearizzare le espressioni precedenti si calcola la capacità media al variare della tensione. Solo nel caso di applicazioni digitali, si ha il grosso vantaggio è che si conosce esattamente quali sono gli estremi di variazione della caduta di potenziale ai capi della giunzione perché si sa che in un circuito digitale le tensioni devono variare fra V OL e V OH o viceversa. Per calcolare la capacità media si divide la variazione di carica per la variazione di potenziale. La quantità di carica la si trova usando la formula precedente e moltiplicando per il potenziale. C C Q Q V Q V j OH ( OL) j OL( OH ) j, eq KeqC j0ad ( S ) V VOH ( OL) VOL( OH ) Q Q V Q V jsw OH ( OL) jsw OL( OH ) jsw, eq Keq, swc jsw0pd ( S ) V VOH ( OL) VOL( OH ) 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 47

48 Capacità di diffusione (caso digitale) Bisogna eseguire la linearizzazione, separatamente, per: I 2 tipi di commutazione del segnale (da alto-basso, ossia HL e la commutazione basso-alto, ossia LH). Il contributo di area e perimetro. I PMOS e gli NMOS. Si ottengono, in tutto, 8 diversi coefficienti di linearizzazione (K eqn_hl, K eqswn_hl, K eqn_lh, K eqswn_lh, K eqp_hl, K eqswp_hl, K eqp_lh, K eqswp_lh ). Tali coefficienti sono molto simili tra loro e, nel seguito, li considereremo tutti uguali (K eq ). I parametri C J0 e C JSW0 sono costanti di tecnologia, K eq andrebbe calcolato per ogni tecnologia applicando le formule viste prime. Nel seguito verrà, però, sempre fornito come dato del problema. 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 48

49 Capacità di gate/canale (gate/body) (1) Cutoff Non esiste il canale quindi gate e source/drain sono isolati fra loro. Sotto il gate c è il substrato dunque tutta la capacità dell ossido (C OX WL) è fra gate e body. Fra source (drain) e gate, invece, non c è nessun accoppiamento capacitivo (almeno non dovuto all area sotto il gate). p-si n + n + Non c è il canale ma il body. Source e drain sono elettricamente isolati dall area sotto il gate C GB = C OX WL C GS = 0 C GD = 0 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 49

50 Capacità di gate/canale (gate/body) (2) Triodo Si è formato il canale che è omogeneamente distribuito sotto tutto il gate. Il body è isolato dal gate dalla presenza del canale che forma uno schermo elettrostatico ed impedisce così l accopiamento fra gate e substrato. La capacità dell ossido si suddivide equamente fra gate/drain e gate/source, quindi all incirca metà della capacità dovuta all area di gate può essere attribuita ad un capacitore gate/drain e l altra metà ad un capacitore gate/source. p-si n + n + C è il canale ed è omogeneo, si può pensare che all incirca metà sia connesso al source e l altra metà al drain. C GB = 0 C GS = C OX WL/2 C GD = C OX WL/2 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 50

51 Capacità di gate/canale (gate/body) (3) Saturazione Il canale si strozza quindi non c è più capacità fra gate e drain perché il drain è isolato elettricamente dal canale stesso (pinch-off). La capacità dell ossido solo in parte si associa al source, data la forma irregolare del canale. Si può approssimare il meccanismo suppondendo che circa i 2/3 di tutta la capacità siano attribuibili all accoppiamento capacitivo fra gate e source. p-si n + n + Il canale è strozzato quindi non più connesso al drain. Il canale però è disomogeneo, si attribuiscono (approssimativamente) solo i 2/3 della sua capacità al source. C GB = 0 C GS = 2/3C OX WL C GD = 0 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 51

52 Capacità di sovrapposizione Sovrapposizione (overlap) Fra gate/drain e gate/source è sempre presente anche la capacità dovuta alla sovrapposizione (overlap) del gate di polisilicio con l area di drain o source. Tale capacità è proporzionale alla larghezza del canale. Il gate si estende infatti, anche se di poco, sopra le diffusioni di drain e source. Nei moderni processi chiamati autoallineati, tale sovrapposizione è molto ridotta perché il gate viene realizzato prima delle diffusioni e svolge il ruolo di maschera per la diffusione stessa (quindi definisce la forma della diffusione). n + n + p-si Il gate si estende al di sopra del source e del drain generando un capacitore piano le cui due armature sono date dalla porzione di gate e di source (drain) che si sono sovrapposte. Il dielettrico è ovviamente l ossido di silicio. 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 52

53 Capacità di sovrapposizione (overlap) Per valutare il valore di tale capacità bisogna misurare l area della sovrapposizione che genera il capacitore piano e moltiplicarla, ovviamente, per la capacità di ossido per unità d area. x d Le capacità parassite di overlap sono proporzionali all area di sovrapposizione: W Come si vede, il parametro C OV dipende da x d e C OX C gso = C OX x d W = C OV W C gdo = C OX x d W = C OV W Il parametro x d (quindi C OV ) è una costante del processo quindi non dipende dal progettista 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 53

54 Capacità parassite Riassumendo, le capacità parassite di un MOS sono: G C GS C GD S D C SB C GB C DB B 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 54

55 Capacità parassite Cutoff Triodo Saturazione C GB C OX WL 0 0 C GS C OV W C OX WL/2+ C OV W 2/3C OX WL+ C OV W C GD C OV W C OX WL/2+ C OV W C OV W C SB K eq (C J0 A S +C JSW0 P S ) K eq (C J0 A S +C JSW0 P S ) K eq (C J0 A S +C JSW0 P S ) C DB K eq (C J0 A D +C JSW0 P D ) K eq (C J0 A D +C JSW0 P D ) K eq (C J0 A D +C JSW0 P D ) 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 55

56 Capacità parassite Tutti i contributi capacitivi parassiti visti fino ad ora sono proporzionali alla W del dispositivo: La capacità delle diffusioni lo è perché sia area che perimetro del MOS sono proporzionali alla W. A = WZ P = W + 2Z La capacità di canale lo è perché l area del canale è proporzionale a W. La capacità di overlap lo è perché l area della sovrapposizione fra gate e drain/source è proporzionale a W. 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 56

57 MOS: Modello a Piccoli Segnali Il MOS è un dispositivo fortemente non-lineare e le sue non linearità rendono molto complessa l analisi dei circuiti. Per tale motivo si ricorre al modello a piccoli segnali, che altro non è se non una linearizzazione dell equazione del transistor. Tale linearizzazione è possibile solo se i segnali di ingresso sono molto piccoli (<<1). In tale situazione è possibile ricorrere allo sviluppo in serie di Taylor, interrompendolo al primo termine (dunque quello lineare): f ( 0 x0 x) f ( x0) f '( x ) x... f f x x) f ( x ) f '( x ) x ( Allora l incremento (Δf) della funzione f, è proporzionale all incremento dell ingresso (Δx). Il fattore di proporzionalità è dato dalla derivata dell uscita rispetto all ingresso. 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 57

58 MOS: Modello a Piccoli Segnali Nel caso del transistor MOS l equazione è quella della corrente, che dipende da diverse variabili (V GS, V, V SB ), dunque si tratterà di effettuare la linearizzazione rispetto a ciascuna variabile e sommare i contributi. Ognuna delle tensioni in ingresso sarà espressa in questo modo: v GS V GS v gs Valore effettivo della tensione (corrente). Valore costante (punto di lavoro). Variazione di piccolo segnale rispetto al valore costante. i I D i ds 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 58

59 MOS: Modello a Piccoli Segnali Se cambia una delle variabili (V GS, V, V SB ), cambia anche la corrente. Quindi: i I D i v GS v gs i v v ds i v SB v sb Valore costante (punto di lavoro). Contributo dovuto alla variazione della v GS. Contributo dovuto alla variazione della v. Ovviamente, le derivate da calcolare cambieranno completamente a seconda di quale equazione si usa per la corrente, ossia se si usa l equazione valida in saturazione oppure quella valida in triodo. Contributo dovuto alla variazione della v SB. 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 59

60 MOS: Modello a Piccoli Segnali Se cambia una delle variabili (V GS, V, V SB ), cambia anche la corrente. Quindi: i I D i v GS v gs i v v ds i v SB v sb Valore costante (punto di lavoro). Contributo dovuto alla transconduttanza di gate. Contributo dovuto alla modulazione di lunghezza di canale. Contributo dovuto all effetto body. i I D g m v gs g ds v ds g s v sb 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 60

61 Modello a Piccoli Segnali: saturazione In saturazione l espressione per la corrente è: I D C W 2 V V V n OX 1 GS Tn 2 L Per ottenere l espressione linearizzata bisogna derivare rispetto a ciascuna delle variabili (V GS, V, V SB ) e calcolare la derivata nel punto di lavoro. Si otterranno così 3 contributi che bisogna sommare uno con l altro. Ciascuno di questi 3 contributi rappresenta una corrente di (piccolo) segnale, ossia una variazione della corrente. Se la corrente che scorre nel NMOS è sicuramente positiva (almeno misurata da DRAIN verso SOURCE) la corrente di segnale, invece, può essere ovviamente sia positiva che negativa. Una corrente negativa non indica una corrente che scorre, in modo innaturale, da potenziale basso a potenziale alto (da SOURCE a DRAIN), ma rappresenta una variazione negativa della corrente totale, ossia una DIMINUZIONE della corrente. 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 61

62 i v GS Modello a Piccoli Segnali: saturazione Derivando rispetto a V GS si ottiene (il termine che modella la modulazione di lunghezza di canale è trascurabile): C n OX W L W L V GS VTn ncox V eff gm Questa quantità, moltiplicata per una tensione di piccolo segnale (v gs ), esprime una corrente di piccolo segnale (i ds ). Dimensionalmente si tratta di una conduttanza ma viene chiamata transconduttanza perché dà luogo ad una corrente (i ds ) fra DRAIN e SOURCE che dipende però dalla tensione applicata fra GATE e SOURCE (dunque una tensione applicata a due terminali genera una corrente fra altri due terminali). L espressione viene in genere rimaneggiata per legarla anche alla corrente. g m W L 2I V D C V n OX 2 eff eff C n OX W L I D 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 62

63 i v Modello a Piccoli Segnali: saturazione Derivando rispetto a V si ottiene un termine che rappresenta l effetto di modulazione della lunghezza di canale: nc 2 OX W L 2 VGS VTn I D gds Questa quantità, moltiplicata per una tensione di piccolo segnale (v ds ), esprime una corrente di piccolo segnale (i ds ). Si tratta effettivamente di una conduttanza perché dà luogo ad una corrente (i ds ) fra DRAIN e SOURCE che dipende proprio dalla tensione applicata fra DRAIN e SOURCE. Si chiama conduttanza di uscita del MOS anche se in genere si fa riferimento anzi che alla conduttanza al suo reciproco che non è altro che la resistenza di uscita: r ds 1 g ds 1 I D 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 63

64 Modello a Piccoli Segnali: saturazione Derivando rispetto a V SB si ottiene un termine che rappresenta l effetto body. Tale effetto causa la variazione della tensione di soglia, dunque: i v SB C n OX W L V v TH m VGS VTn 0.2g m SB 2 V g SB 2 F Non abbiamo visto quali sono le equazione che regolano l effetto body, ma basti dire che, tipicamente, la derivata di V TH rispetto a V SB ha un valore pari circa a 0.2, dunque l effetto della transconduttanza di body vale circa il 20% della transconduttanza vera e propria. Il segno negativo sta semplicemente a significare che la corrente è diretta verso l alto, ossia da SOURCE verso DRAIN. Dunque un aumento della tensione di SOURCE rispetto al BODY causa una variazione NEGATIVA della corrente I ossia una sua DIMINUZIONE. 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 64

65 Modello a Piccoli Segnali: saturazione Graficamente: La variazione di corrente (ossia la corrente di segnale) fra DRAIN e SOURCE dipende da 3 contributi LINEARI: una resistenza e due transconduttanze. 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 65

66 Modello a Piccoli Segnali: saturazione In frequenza, dobbiamo tenere conto anche delle componenti capacitive, rappresentate dalle capacità parassite indicate in figura. 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 66

67 MOS: Modelli per la Simulazione Le equazioni viste sono solo una approssimazione del comportamento del dispositivo e vanno bene per una prima analisi (manuale) del circuito. Possono dare indicazioni per capire quali sono i punti critici di un circuito. Per simulare il dispositivo vengono utilizzate equazioni molto più complesse, che coinvolgono molti più parametri. La simulazione avviene tramite software basati su SPICE (spice è il primo simulatore, freeware, di circuiti svilupato all università di Berkeley). Le equazioni utilizzate per descrivere il MOS rappresentano un modello del MOS. I modelli oggi più importanti sono il BSIM3, BSIM4, EKV, MOS9. In questo corso simuleremo i circuiti usando il modello BSIM3v3, per potere utilizzare un certo modello di simulazione bisogna avere un file che descriva i valori tipici dei parametri del modello per la tecnologia utilizzata. 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 67

68 Riassumendo Esistono 2 tipi di transistor (NMOS e PMOS) che hanno comportamento duale Per un analisi del primo ordine lo NMOS (PMOS) è un interruttore che si apre se la tensione in ingresso al gate è bassa (alta) e si chiude se è alta (bassa) L effetto di saturazione di velocità nei MOS a canale corto fa sì che: Saturino per tensioni molto più piccole di quanto atteso La corrente di saturazione dipenda linearmente anzi che quadraticamente dalla tensione di gate La presenza di varie capacità parassite limita le prestazioni dinamiche dei dispositivi 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 68

69 Processo realizzativo Università di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOLAB)

70 Processo CMOS In questo corso si tratteranno, prevalentemente, circuiti realizzati in processo CMOS (complementary MOS). Questo perché la tecnologia CMOS è, attualmente, la più economica e diffusa, visto che copre la stragrande maggioranza dei progetti digitali e gran parte di quelli analogici. Esistono ancora applicazioni (di nicchia ma importanti) in cui parti analogiche possono essere implementate con BJT (parte radio di sistemi wireless) o addirittura in tecnologia Si-Ge ma la maggior parte del mercato resta CMOS. Oltretutto, la crescente richiesta di SoC (System-on-Chip) obbliga ad implementare anche le parti analogiche nella tecnologia sceta per la parte digitale (che è sempre CMOS). 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 70

71 Processo CMOS Il processo di fabbricazione si ripete sempre uguale per ogni circuito realizzato con un alternanza di operazioni ben precise: 1.Deposizione del photoresist 2.Posizionamento della maschera litografica ed esposizione 3.Rimozione del photoresist non polimerizzato 4.Applicazione dello specifico passo di tecnologia (diffusione, impiantazione ionica, CVD, etc.) La sequenza delle maschere litografiche utilizzate definisce il circuito realizzato. Una delle spese che più incidono sul processo è la realizzazione delle maschere (che però una volta fatte possono essere riutilizzate per realizzare altri dispositivi). 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 71

72 Processo CMOS Per un progettista, in particolar modo analogico, è sempre importante conoscere, almeno grossolanamente, i passi tecnologici che portano alla realizzazione fisica del dispositivo. Questo perché alcune caratteristiche dei dispositivi utilizzati (in particolar modo i MOS ma anche le resistenze e le capacità) dipendono fortemente dal processo. Quindi il comportamento reale e simulato dei circuiti può essere compreso a fondo solo conoscendo alcuni aspetti caratteristici del processo di realizzazione. Vedremo quindi un esempio semplificato di processo CMOS, in questo caso si tratta di processo CMOS con nwell (quindi su silicio di tipo p - ) che è uno dei processi più diffusi attualmente. Le problematiche in caso di processi differenti (pwell, twin-tube) sono simili e cambiano sostanzialmente solo nel caso di processi SOI (silicon on insulator). 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 72

73 Maschere di litografia Le maschere definiscono in quali zone del wafer (la fetta di silicio) verranno svolti i vari passi di tecnologia Esistono photoresist di due tipi: Negativi, ossia che si polimerizzano (e quindi NON vengono rimossi) dove vengono illuminati dall electron beam. Positivi, ossia che si polimerizzano (e quindi NON vengono rimossi) dove NON vengono illuminati dall electron beam. In questo modo una stessa maschera può essere utilizzata due volte, una volta per proteggere la zona sotto la parte opaca della maschera (col photoresist positivo) ed una per proteggere la zona al di fuori della parte opaca (photoresist negativo). Risparmiare una maschera significa rispamiare una parte consistente della spesa per la realizzazione del dispositivo. 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 73

74 Esempio: processo CMOS n-well Come esempio vedremo i vari passi di processo per una tecnologia CMOS, n-well In un processo CMOS si realizzano sia transistor di tipo N che di tipo P Il substrato, per un processo n-well, è di tipo P quindi i transistor nativi (quelli realizzati direttamente sul substrato) sono di tipo N Per realizzare i transistor complementari (i pmos) bisogna prima invertire il substrato realizzando la tasca N (n-well) 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 74

75 Creazione della well La prima operazione consiste nella realizzazione della well dove verranno alloggiati i transistor PMOS. Possono essere create diverse well in cui posizionare gruppi di transistor. Ogni well, teoricamente, può essere polarizzata con un diverso potenziale, quindi, in linea di principio, è possibile cortocircuitare i source di ogni PMOS con il body (a patto di mettere ogni PMOS in una well separata) Il substrato di TUTTI gli NMOS invece è comune, quindi obbligatoriamente ogni NMOS ha il terminale di body cortocircuitato con quello di qualunque altro NMOS sul chip. 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 75

76 Sequenza operazioni p-si 1) Si parte dal substrato di silicio (perfettamente cristallino) tipicamente già drogato (ad esempio p) p-si 2) Si fa crescere l ossido di isolamento (SiO 2 ) p-si 3) Si deposita il photoresist su tutto l ossido 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 76

77 Sequenza operazioni p-si 4) Sopra il wafer viene posizionata la maschera M1 opportunamente disegnata. Dove la maschera è trasparente passa la luce UV ed arriva sul photoresist che si polimerizza p-si 5) Rimossa la maschera si procede ad un attacco chimico che rimuove il photoresist non polimerizzato 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 77

78 Sequenza operazioni 6) Si rimuove l ossido (per attacco chimico) nella zona non protetta dal photoresist n-well 7) A questo punto si procede alla creazione vera e propria della well per mezzo di diffusione di ioni droganti n-well 8) Con la rimozione del photoresist si termina il passo tecnologico e si procede col successivo 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 78

79 Maschera M1 (nwell) Il disegno della maschera è evidentemente a due dimensioni. Tipicamente si tratta di una figura delimitati da lati orizzontali, verticali o orientati a 45. M1 p-si 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 79

80 Definizione delle aree attive Col solito meccanismo delle maschere vengono definite le zone attive ossia quelle dove saranno realizzati dei MOS. Per fare questo si fa crescere ossido di protezione e poi si deposita nitruro di silicio (Si 3 N 4 ) su tutto il wafer. Per mezzo di una seconda maschera M2 si rimuove il nitruro dal wafer tranne che dalle zone attive n-well Si 3 N 4 p-si 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 80

81 Field-Implants ed Ossido di Campo A questo punto si realizza l ossido di campo, ossia l ossido spesso di isolamento che serve ad isolare un dispositivo dall altro. Al di sotto dell ossido di campo ci sono i field-implants, impiantazioni ioniche di droganti che rendono le zone al di sotto dell ossido di campo molto drogate in modo da prevenire eventuali inversioni a causa di potenziali applicati su metalli che passano sopra (effetto MOS indesiderato). L ossido cresce dove non c è la protezione del nitruro. n+ n-well Field-implants p+ p-si 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 81

82 Field-Implants Per realizzare i field-implant non è necessaria una nuova maschera, si può riusare la M1 sia con photoresist positivo che negativo (per realizzare i field-implants di tipo N e P). metallo p-si source del MOS M2 p+ La presenza di una zona fortemente drogata P e di un ossido molto spesso (field-oxide) impedisce che si possa formare un canale indesiderato al di sotto di una pista di metallo polarizzata ad un potenziale positivo che passi nelle vicinanze di diffusioni di tipo n+. L ossido spesso ed il substrato molto ricco di lacune rendono infatti molto difficile l inversione del canale (tensione di soglia molto elevata). source del MOS M1 potenziale MOS indesiderato 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 82

83 Ossido di gate A questo punto viene rimosso tutto il nitruro e l ossido in eccesso e viene fatto crescere un ossido molto sottile (10-30 nm) e di elevata qualità su tutto il wafer. Direttamente attraverso l ossido di gate viene fatta un impiantazione ionica per aggiustare la tensione di soglia dei transistor (e fare in modo che quella dei P e degli N sia uguale) n-well Ossido di gate Threshold adjust p-si 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 83

84 Maschera M2 (active) M2 n-well Si 3 N 4 p-si 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 84

85 Realizzazione del gate di polisilicio Il passo successivo è la realizzazione del gate di polisilicio. Il polisilicio viene deposto su tutto il wafer, poi viene realizzata una nuova maschera (M3) che proteggerà il poly nelle zona dove dovranno esserci i transistor. Polisilicio Resist n-well p-si 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 85

86 Maschera M3 (poly) M3 n-well p-si 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 86

87 Realizzazione delle diffusioni p+ Il passo successivo è la impiantazione ionica per realizzare le diffusioni (di drain e source). Viene utilizzata una nuova maschera (M4) da usare sia con photoresist positivo che negativo per distinguere dove l impiantazione sarà di tipo p+ e dove n+. Il polisilicio già deposto farà da maschera per separare drain da source, che vengono realizzati con un unico passo, in tal modo il processo è autoallineato e si riduce al minimo la sovrapposizione fra gate e source o drain n-well Sacche p+ p-si 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 87

88 Realizzazione diffusioni n+ Per realizzare le diffusioni n+ non è necessaria una nuova maschera ma si può riutilizzare la maschera M4 con un photoresist di tipo opposto (negativo anzi che positivo). Da notare che le due maschere fondamentali finora sono la M3 (che definisce i gate) e la M2 (che definisce le zone attive). Le intersezioni fra M2 e M3 individuano le zone dove ci saranno dei MOS (che saranno poi di tipo n o p a seconda delle maschere M1 e M4). Alcune fonderie richiedono tutte e tre le maschere (active, nplus e pplus), altre ricavano la nplus dalla pplus, altre ancora ricavano la active dalla nplus e pplus. n-well Sacche n+ p-si 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 88

89 Maschera M4 (pplus) M4 Zone di sacche p+ n-well p-si 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 89

90 Maschera M4b (nplus) M4b n-well p-si 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 90

91 Realizzazione dei contatti Una nuova maschera (M5) è necessaria per definire dove devono essere aperti dei fori nell ossido di protezione per arrivare a contattare source e drain. I contatti sono ovviamente necessari per arrivare a connettere terminali di MOS situati in posizioni differenti nel chip. Contatti n-well p-si 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 91

92 Maschera M5 (contact) M5 n-well p-si 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 92

93 Metallizzazione La maschera M6 serve per definire dove posizionare il primo livello di metal (metal1) che arrivare a contattare e diffusioni laddove sono stati aperti i fori nella passivazione nel passo precedente Il metallo è di solito alluminio ma nei processi futuri verrà probabilmente (già avviene nei processi più avanzati) dal rame, per ridurre la resistività delle piste che diventa sempre più importante nel determinare i tempi di propagazione delle porte digitali Metal 1 n-well p-si 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 93

94 Maschera M6 (metal1) M6 n-well p-si 05 Ottobre 2011 CI - Processo CMOS Massimo Barbaro 94