Esercizio 1.3 Il percorso con maggiore tempo di propagazione è quello del segnale A

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1 Copyright 006 he McGraw-Hill Companies srl SOLUZIONI DI ESERCIZI - Elettronica Digitale III ed. Capitolo Esercizio. V OH 5 V, V OL 0.5 V; NM H V OH - V IH V; NM L V IH - V IL.5 V. Esercizio.3 Il percorso con maggiore tempo di propagazione è quello del segnale A Esercizio.4 (errata corrige: nel testo dell esercizio va assunto C) on 0 ns Esercizio.5 P DS (V + I L )/ mw Esercizio.6 a) f* 4 MHz b) 83 MHz Esercizio.7 a) 0. mw b) 0.5 pj Esercizio.8 0 logico per le porte NOR; logico per le porte NAND Capitolo McGraw-Hill utti i diritti riservati Esercizio.4 a) 350 Ω b) 63 µm (resistenza) + 7 µm (area contatto) c) 800 µm (resistenza) + 7 µm (area contatto) Esercizio pf Esercizio.7 a) 0 Ω b) 0 kω Capitolo 3 Esercizio 3. V [V BS V] 0.94 V; V [V BS 5V].49 V Esercizio 3. I D [V BS 0V].85 ma; I D [V BS 4V].3 ma Esercizio 3.3 V DS *[V BS 0V] 4.3 V; V DS *[V BS 4V] 3.63 V

2 Copyright 006 he McGraw-Hill Companies srl Esercizio 3.5 R ON.6 kω Esercizio 3.6 R ON.9 kω Esercizio 3.9 [trascurando le capacità di overlap e perimetrali] a) ( OX 00nm): C G / C DB0.6; b) ( OX 0nm): C G / C DB0.9 [includendo le capacità di overlap e quelle perimetrali] a) ( OX 00nm): C G / C DB0.58; b) ( OX 0nm): C G / C DB0.37 Esercizio 3.0 McGraw-Hill utti i diritti riservati C G 3.7 ff; C DB0 C SB0 4. ff [trascurando le capacità di overlap e perimetrali] Capitolo 4 Esercizio 4. R 36.5 kω (assumendo V 5V) Esercizio 4.4 (errata corrige: nella fig. 4. l invertitore Pseudo-NMOS ha K R 5) a) C C G 4.9 ff, t P 5.9 ps; b) C C G + C DP + C DN 5.34 ff, t P 49.8 ps Esercizio 4.5 a) L eq N L, W eq W; b) ) funzionamento nel tratto lineare della caratteristica, ) V DS << V I per ogni MOS, 3) si trascura l effetto di substrato per i MOS in serie a quello con source connesso a massa.

3 Copyright 006 he McGraw-Hill Companies srl Esercizio 4.6 K R 0.5; W N 6.5λ (si approssima a 6λ); L N F λ; L P 4.0λ (si approssima a 4λ); W P F 3λ Esercizio 4.7 [si approssima C C GN C OX λ ; per un processo con λ 0.6µm C GN 7.34 ff] t P 6.6 ps Esercizio 4.8 [ si assume V 5V, V D - 3V, V 0.8V] W 9λ, L λ, W 3λ, L 6λ caso ) K R 9: V OL 0.V, V IL.V, V IH.95V, V OH 5V caso ) K R 7: V OL 0.039V, V IL 0.9V, V IH.47V, V OH 5V Capitolo 5 Esercizio 5. V SL. V Esercizio 5.3 (errata corrige: per le capacità fare riferimento alla tabella 3.3) Si è assunto k N 50 µa/v, V P V N 0.8 V, W P 8λ (numero intero di λ immediatamente superiore a 7.5) C C GN + C GP + C DN + C DP 36.5 ff; t P 69 ps McGraw-Hill utti i diritti riservati Esercizio 5.5 (errata corrige: W P 5 µm, W N µm) [si assume per i valori di capacità unitaria quelli della tabella 3.3 per λ 0.6 µm, e si approssima C C GN + C GP ] C.9 ff; t P 7 ps; P D 3.6 µw; P D 4 µw Esercizio 5.6 NAND 3 : t PW. C t PHL 3.5C GN ' 3 k N ( V 3 V V ) NOR 3 : t PW. C t PLH 3.5C GN ' 3 k P ( V 3 V V ) t PW. C. NAND t PW. C. NOR k k ' P ' N

4 Copyright 006 he McGraw-Hill Companies srl Esercizio C GNV a) t P a t PHL t PLH K( V V ) t PHL + t PLH CGNV CGNV 3.5C GNV b) t P b ( + ) ; K ( V V ) K ( V V ) K ( V V ) N P N t P a t P b Esercizio 5.8 Per la minimizzazione del ritardo di uno dei due canali: (canale non invertente), si ha: t Ptot min N G t P0 ; poichè N ln (C L /C 0 ) si ha N 6 e t Ptot 6* e * t P0 6.3 t P0. Per il canale invertente, assumendo ancora un ritardo uniformemente distribuito sui singoli stadi buffe, si ha: t Ptot N G t P0, dove N 7; poichè anche in questo caso: N G ln (C L /C 0 ), si ha: G.35, e t Ptot 6.47 t P0 Capitolo 6 Esercizio 6. [assumendo per 98 K V 0.06 V] a) I E 0.5 ma b) I E 3. A McGraw-Hill utti i diritti riservati Esercizio 6. (errata corrige: I ES 0-5 A) I CS A Esercizio 6.3 (errata corrige: I ES 0-5 A) a) saturazione (I C ma < β F I B ma); b) regione attiva diretta (V BC < 0.6V); c) regime attivo inverso (V BC > 0.6V, V EC > 0. V, V BE 0 V) Capitolo 7 Esercizio 7. Per V OL 0. R B < β F R C 0 kω. Per V IH.8 V R B 4.6 kω Esercizio 7. (si approssima t P t S / (eq. C.5); assumendo β R si ha τ S τ BR τ R ) per R C 0.5 kω : il BJ non è in saturazione per R C 0.6 kω : t P 0.39 ns, P DS 0.83 mw per R C kω : t P.4 ns, P DS.50 mw per R C kω : t P.60 ns, P DS 6.5 mw per R C 3 kω : t P 3.7 ns, P DS 4.6 mw per R C 4 kω : t P 3.5 ns, P DS 3. mw per R C 3 kω : t P 3.74 ns, P DS.50 mw

5 Copyright 006 he McGraw-Hill Companies srl Esercizio 7.3 Per V O V OL : I I - ma ; N 8 porte Per V O V OH : I I 40 µa ; N 69 porte Il fan-out è determinato dalla condizione sulla tensione di uscita al livello basso V OL Esercizio 7.4 per β F % N 4 porte per β F 50-0% N 95 porte il fan out è ancora determinato dalla condizione sulla tensione di uscita al livello basso V OL Esercizio 7.5 per β Ri 0. I I 67 µa, N 60 > 8: il fan-out è ancora determinato dalla condizione sulla tensione di uscita al livello basso V OL Esercizio 7.7 P DS /( ) 0.43 mw; P Dd f t S I V CC f. Α0-9 ; [ t per P D P Dd + P DS P DS f 8.55 MHz S I Ba I Ba τ S ln ] I I Ba β F Capitolo 8 McGraw-Hill utti i diritti riservati Esercizio 8. a) V - V R 0. V; b) V - V R - 0. V Esercizio 8.3 (assumendo per entrambi i transistori α F ) a) uscita OR: V OH - 0.7V; V R -.8V; V OL -.73V b) uscita NOR: V OL -.63V c) V OL V OL - R C /R E (V S - V IH ) -.84V Esercizio 8.4 Data una variazione del 0% di V EE : V OH - 0.7V; V R V R + (dv R /dv EE )dv EE -.8V; V OL V OL + (dv OL /dv EE )dv EE -.87V NM H 0.58V; NM L 0.59V Esercizio 8.5 V OH -.84V; R 0 (- V OH + V EE )/I L ; I L (β F + ) (V OH - V OH )/R C R Ω

6 SOLUZIONI DI ESERCIZI Copyright 006 he McGraw-Hill Companies srl - Elettronica Digitale III ed. Capitolo 9 Esercizio 9. a) 7 b) (con porte NAND NOR NO) 33; (con porte NAND NO) 7 Esercizio 9. a) 7 b) (con porte NAND NOR NO) 48; (con porte NAND NO) 4 Esercizio 9.4 a) b) m a) 8 b) 0 Esercizio 9.5 (assumendo per C OX.7 ff/μm ) a) 33.7 ps b) 6.9 ps Esercizio 9.6 (assumendo V 5V, V N V P 0.8V) V SL+.97 V, V SL-.04 V Esercizio 9.8 (assumendo per i MOS i parametri dell esercizio 9.5 e una corrente I IL per l invertitore L standard pari a ma) La condizione indicata pone solo un vincolo sul dimensionamento dell NMOS.

7 Copyright 006 he McGraw-Hill Companies srl Su può adottare per W P un valore pari a quello utilizzato usualmente per l invertitore simmetrico:w P 5 μm. L n L P μm, W N 8 μm (numero intero di λ più prossimo a 7.96) Esercizio 9.9 t PHL 370 ps ; t PLH 56 ps ; t P 30 ps (assumendo una capacità C JBE 4 ff data dal valore di tabella 6.3 per transistore autoallineato ed assumendo per C OX.7 ff/μm ) t P (V O ) 0 ps Capitolo 0 Esercizio 0. (si considera solo il ritardo per generare il bit di riporto) a) 7 ns b) ns Esercizio 0. Ricordando le espressioni di S i e C i+ : S i Ai Bi Ci + Ai Bi Ci + Ai Bi Ci + Ai Bi Ci (a) Ci Ai Bi + Ci ( Ai Bi ) A i Bi + Ci ( Ai + Bi ) (b) si ha per il negato di C i : C A B + A C + B C i I I I i I I la espressione (a) di S i si può anche scrivere, utilizzando l espressione di C i su riportata, come: S ( ) i Ai BI Ci + Ci Ai + Bi + Ci Per realizzare queste funzioni con porte complesse Full CMOS occorrono: 0 MOS per C i + MOS per l invertitore necessario per ottenere C i 4 MOS per S i + MOS per l invertitore necessario per ottenere S i per un totale di 8 transistori. Esercizio 0.3 a) Y A+C+D ; Y B+C ; Y 3 A+C b) V OH 4.6 V; V OL 0 V Esercizio 0.5 a)

8 Copyright 006 he McGraw-Hill Companies srl b) Il maggior ritardo di propagazione complessivo si ha tra l ingresso W4 e l uscita Y 4. Esercizio 0.6 Y A A + A A + A A Y Y 3 A 3 A 4 A A + A 4 A A A A A A 3 Capitolo Esercizio. Assumendo per lo stato stabile A lo stato logico basso di Q, per B lo stato logico alto, per lo stato metastabile C la condizione V i V O V SL : V A V OL 0.6 V; V B V OH 5 V; V C V SL. V Esercizio ns Esercizio.5 Il tempo di propagazione aumenta del 6%. Esercizio.6

9 Copyright 006 he McGraw-Hill Companies srl D CK Q(a) Q(b) Esercizio.7 CK Q Esercizio.8 Q6..Q 0000

10 SOLUZIONI DI ESERCIZI - Elettronica Digitale III ed. Copyright 006 he McGraw-Hill Companies srl Capitolo 3 Esercizio3. C D E A B A B Y C D E a) C 0, D 0, E 0, A B b) A, B, C 0, D E 0 Esercizio 3. E D B C A Y Y A + B C ( D + E)

11 Copyright 006 he McGraw-Hill Companies srl Esercizio 3.4 V OH V V V Esercizio 3.6 V OH 3.66 V Esercizio 3.7 Si risparmiano 0 MOS (8 rispetto a 48)

12 Copyright 006 he McGraw-Hill Companies srl Esercizio 3.8 La capacità complessiva C UY è data dalle 5 capacità di drain (o source) dei PMOS e NMOS connessi al nodo Y, e vale: C UY C JO *9µ 5. La capacità complessiva C IY è data dalle capacità di drain (source) dei MOS della porta più la capacità di gate dell NMOS C GN e vale: C IY C JO *9µ + C OX *µ. La tensione V OX è data da: VOX V. Assumendo i valori di C OX e C JO della tabella 3.3 C IY + CUY ' per ox 0 nm si ha: V OX 3.03 V. L aumento del tempo di propagazione t PHL all uscita Y rispetto alla condizione ideale V OY V è t PHL ( V V ) dato da: Assumendo V 0.7 V si ha: t ( V V ) PHLid OY t t PHL PHLid 3.4 Capitolo 4 Esercizio 4. Si assume un analisi di tipo statistico (ossia un pari numero di bit e 0 nelle parole in uscita) a) matrice 56x8 la potenza dissipata nella matrice di codifica è data da: 6 P Dcodif ( ).65 mw. e quella dissipata nel decodificatore è data da: 6 P Ddecodif ( ) 0.05W. La dissipazione di potenza totale è: P D 0.06 W b) matrice 64x3 la potenza dissipata nella matrice di codifica è data da: 6 PDcodif ( ) 6.6 mw e quella dissipata nel decodificatore è data da: 6 PDdecodif ( ) 5.9 W La dissipazione di potenza totale è: P D 3.5mW

13 Copyright 006 he McGraw-Hill Companies srl Esercizio 4.4 a) W0 W W W3 W4 b) Φ W

14 Copyright 006 he McGraw-Hill Companies srl Esercizio 4.5 X X X 3 X 4 matrice di codifica 3 x 3 X 5 X 6 // mux mux mux X 7 4/ 4/ 4/ // mux 4/ Y Y Y 3 Y 8 Capitolo 5 Esercizio 5. a) R poly 89 MΩ b) (assumendo dimensioni minime per i due MOS: W 3λ, L λ) V OH 3.3 V; V OL V Esercizio 5.4 Con riferimento alla cella bipolare di fig. 5.3, le resistenze di carico complessive per i due transistori sono R + R 3 (o R + R 4 ). Il valore della resistenza di carico complessiva R (uguale per i due transistori) va determinato in base alla relazione, riferita alla potenza dissipata P D : PD V CC VCsat VE R * da cui: R 3.5 ( ) kω V CC Il rapporto tra le resistenze R e R 3 (o R e R 4 ) va definito considerando la variazione V richiesta in lettura. Assumendo una caduta in conduzione per i diodi Schottky V sc 0.3V la variazione di sarà data dalla relazione, valida durante la fase di lettura: 0.4V + VCsat + VR3, 4 + VSC. 5V V da cui si ottiene V R3,4 0.V Il valore della resistenza R 3,4 sarà dato dal rapporto di partizione necssario ad avere il valore di V R3,4 dalla tensione totale che cade su R : R3,4 VR3,4 ( VCC VCsat ), da cui si ha: R 3,4 0.6 kω, R, 7.74 kω R Esercizio 5.5 All apertura delle porte, la tensione ai capi del MOS che è in conduzione non deve superare V max 0,6V. Si può assumere che il MOS in conduzione operi in regione lineare (approssimazione che potrebbe essere rimossa utilizzando l espressione quadratica per I D ), mentre la porta di trasmissione corrispondente opera in regione di pinch-off. Si ha quindi:

15 Copyright 006 he McGraw-Hill Companies srl V MAX ( W / L) kn ( V VMAX V ) RM * I, da cui (W/L) max.66. Si sceglie ( W / L) k ( V V ) M n W3λ, Lλ per realizzare un rapporto W/L.5 che mantiene V MAX < 0.6V. Esercizio 5.6 La scarica delle capacità di gate C G avviene attraverso le giunzioni Drain(Source)/Substrato del MOS M e della porta di trasmissione, per cui si ha, considerando il valore massimo V V per la perdita della tensione di soglia sulla porta di trasmissione: CG V COX *8µ 0.5V *, da cui si ha, assumendo per COX il valore di.7 ff/µ : I *0 A.7 ms Il tempo necessario a ripristinare il valore logico alto, assumendo nello stesso tempo una uguale variazione di tensione V per la capacità carica al valore logico alto (pari a V V ), è dato (approssimando per difetto la carica a corrente costante per tutto il tempo di carica): CG V Carica dove I è la corrente fornita dalla porta di trasmissione. Questa ultima, poichè V D I V G, lavora in regime di pinch-off (eq. 4.3 del testo), vale: I K ( V V ) K ( V [ V V V ] V ) K ( V ) GS In queste condizioni si ottiene I 4.69 µa, e carica ns.