INVERTER IN CASCATA. Ponendo. t f = A N C L /β n = R n C L. e analogamente per t r per la coppia di inverter si ha. Se W p =2W n

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1 INVERTER IN CASCATA Ponendo t f = A N C L /β n = R n C L e analogamente per t r per la coppia di inverter si ha Se W p =2W n T inv,pair = R3Ceq+ 3RC eq Se W p =W n t inv, pair = R2C eq + 2R2C eq =6RC eq Microelettronica 60

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7 Logica CMOS complementare Stesso numero di NMOS e PMOS Funzionamento indipendente da β N / β P Dissipazione statica nulla Possibile uso di tensioni più basse:limite subthreshold Generatori di tensione on chip Logica BICMOS Aumenta la capacità di pilotaggio e la velocità Usata per stadi di uscita Microelettronica 66

8 Logica pseudo NMOS Blocco P sostituito da un unico PMOS Devono essere rispettati i rapporti β N /β P (~ 6) Minor numero di transistor Microelettronica 67

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10 Perché non è possibile mettere in cascata due blocchi N? N 1 e N 2 precaricati a V DD Se il primo circuito è più lento del secondo, duranta la valutazione N 2 comincia a scaricarsi prima che N 1, passato al valore 0 interdica il secondo circuito: N 2 raggiunge quindi un valore erroneo. Microelettronica 69

11 CLOCKED CMOS CMOS Sincronizzato Clk=0 conserva lo stato precedente Clk=1 Z=-(f(NMOS)) È utilizzata per interfacciare logiche diverse sincronizzandole TR serie: anche verso V DD e V SS LOGICA DOMINO P/E con inverter Clk=0 precarica Clk=1 valutazione (possibile transizione 0 1 logica statica con weak p- device (W/L piccolo) PZ precaricato alto tende a scaricarsi, è tenuto alto da weak p-device Non sono possibili strutture invertenti Microelettronica 70

12 Possibilità di ripartizione di carica: clk 1, A5 1, A0=0 e l uscita si scarica ad un valore intermedio Si evita la ripartizione di carica ponendo il transistore N del clock alla base della serie. Logica DOMINO NP Blocchi N e P alternati Microelettronica 71

13 Cascade Voltage Switch Logic (CVSL) Microelettronica 72

14 LOGICA A PASS TRANSISTOR Possibile realizzazione di circuiti logici utilizzando pass transistor o transmission gate Modello in figura con Product term funzione dei segnali di ingresso V i e dei segnali di controllo P i F = P i ( V i ) La tabella della verità e la raltiva mappa di Karnaugh modificata per la funzione XNOR sono riportate qui di seguito insieme ad una possibile realizzazione. Tc t borrow ( tsetup + t 2 nonoverl ) Microelettronica 73

15 Si basano su latch o flip flop. SEQUENZA DI CIRCUITI STATICI I metodi per metter in sequenza più circuito sono illustrati qui di seguito (Flip flop, latch e latch impulsati) Microelettronica 74

16 Flip- flop come due latch in cascata comandati da φ o da φ. Se si inserisce un tempo di non sovrapposizione si ha il metodo dei latch. Ritardi e vincoli temporali Simbolo Nome Ritardo di propagazione logico t pd t cd t pcq t ccq t pdq t cdq t setup t hold Ritardo di contaminazione logico Ritardo di propagazione da Ck a Q del latch/ff Ritardo di contaminazione da Ck a Q del latch/ff Ritardo di propagazione da D a Q del latch Ritardo di contaminazione da D a Q del latch Tempo di setup del latch/ff Tempo di hold del latch/ff Microelettronica 75

17 VINCOLI DI MASSIMO RITARDO Tra due flip-flop T t + t + t da cui t T t + t ) c pcq pd setup pd c ( setup pcq Analogamente per i latch T t + t + t + t c pdq1 pd1 pdq2 pd 2 o anche t = t 2t pd pd1 + t pd 2 Tc pdq Microelettronica 76

18 VINCOLI DI MASSIMO RITARDO (segue) Per un collegamento a latch impulsati si ha Se la larghezza dell impulso è abbastanza grande, maggiore di t setup il vincolo di massimo ritardo è simile al caso del latch a due fasi, solo che ora c è un solo latch nella catena T t + t c pdq pd Se invece l impulso è più stretto di t setup si ha T t c pcq + t pd + t setup t pw Microelettronica 77

19 VINCOLI DI RITARDO MINIMO Flip flop e latch senza logica combinatoria occorre rispettare tempi di hold e di contaminazione Flip flop La trasmissione corretta del dato a F2 prevede che il tempo di hold di F1 sia minore della somma dei tempi t ccq e t cd necessaria perché il dato D2 sia corretto possa avanzare sulla pipeline È quindi t cd t hold t cq Se il ritardo di contaminazione supera t hold non ci sono problemi. Per i latch tcd1, t cd 2 t hold t ccq t nonoverl Microelettronica 78

20 PRESTITI DI TEMPO Tempi di logica combinatoria troppo lunghi Prestiti Vincolo stretto per pipeline a flip flop Possibile per latch Con i latch è possibile avere diversi tempi di elaborazione della parte combinatoria per i due mezzi cicli in quanto il dato parte dal primo latch al fronte di salita ma deve essere stabile al fronte di discesa del secondo latch. In un ciclo si ha la situazione del secondo caso. Tc t borrow ( tsetup + t 2 nonoverl ) Microelettronica 79

21 SCORRIMENTO DEL CLOCK Lo scorrimento interviene sia sul massimo che sul minimo ritardo. MAX: trasmittente in ritardo e ricevente in anticipo ridotto tempo di elaborazione t T ( t + t + tskew) pd c pcq setup MIN: trasmittente in anticipo e ricevente in ritardo aumenta il tempo di hold t t t + t cd hold LATCH ccq skew Tollerante al massimo ritardo, purché lo scorrimento sia compreso nella fase di trasparenza Interviene per il minimo aumenta il tempo di hold t T 2t pd c pdq t cd1, tcd 2 thold tccq tnonoverl + t skew Microelettronica 80