Definizione, progetto VHDL-RTL e realizzazione tramite FPGA di un modulatore QPSK con sagomatura di impulso a coseno rialzato a sintesi diretta

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1 Università di Roma Tor Vergata - Facoltà di Ingegneria Dipartimento di Elettronica Digitale Definizione, progetto VHDL-RTL e realizzazione tramite FPGA di un modulatore QPSK con sagomatura di impulso a coseno rialzato a sintesi diretta Relatore Ch. mo Prof. Giancarlo Cardarilli Correlatore Ing. Marco Re Correlatore Ing. Domenico Giancristofaro Tesi di laurea di Antonio D Ottavio matr. II Anno Accademico

2 Indice Elenco delle figure vi 1 Modulazioni digitali Sommario Modulazione Traslazione in frequenza Spazio dei segnali Tipologie di modulazioni satellitari Principi di demodulazione Demodulatore Decisore Interferenza intersimbolica Principi di codifica Capacità trasmissiva Architetture modulatori QPSK Sommario Realizzazioni digitali di modulatori QPSK Modulatore DDFS Modulatore classico Modulatore classico con f clk = 4 f if Implementazione SRRC polifase Sommario Progetto del filtro SRRC Implementazione polifase SRRC Modello Matlab Modello VHDL Polifase standard gated-clock SRRCxN Rate Adapter Risultati sperimentali ROM Polifase clock-enable i

3 Risultati sperimentali Implementazione Modulatore QPSK Sommario Modello Matlab Modelli VHDL Modulatore classico ThinModulator Risultati sperimentali Test VHDL Test FPGA Conclusioni 58 A Sintesi diretta di frequenza digitale 59 A.1 Sommario A.2 DDFS A.3 Pianificazione delle frequenze A.3.1 Spurie dovute al DAC A.3.2 Spurie dovute al troncamento della fase A.4 Convertitore Fase-Frequenza A.4.1 Algoritmo CORDIC A.5 Descrizione modello matematico A.6 Descrizione modello VHDL B Sistemi Multirate 71 B.1 Sommario B.2 Downsampling e Upsampling B.3 Architetture Multirate B.3.1 CIC B.3.2 Polifase C Logiche programmabili 81 C.1 Sommario C.2 Tipologie di logiche programmabili C.3 Architettura Virtex C.3.1 CLB C.3.2 IOB C.3.3 Risorse di connessione C.3.4 Circuiti di utilità C DLL C BlockRAM C SRL ii

4 D Flusso di progettazione 89 D.1 Sommario D.2 Modello Matematico D.3 Modello VHDL D.4 Sintesi del progetto D.5 Mappatura D.6 Piazzamento delle risorse D.7 Connessione delle risorse D.8 Simulazione back-annotata D.9 Programmazione della FPGA D.10 Verifica sperimentale E Listati Matlab 93 E.1 NCO NCO Q.m Imposta frequenze Q.m Imposta NCO Q.m Crea super accumulatore Q.m Tronca Q.m Crea coseno e seno Q.m Forward cordic Q.m Calcola rotazioni Cordic.m Visualizza spettro e SFDR p.m Calcola SFDR.m Calcola incremento fase NCO.m Visualizza spettro NCO VHDL.m E.2 Creazione vettori di test CreaVettoriTest.m CreaSequenzaPatternGenerator.m E.3 Polifase Creazione coefficienti CreaCoeffsFreqSamplScaled.m applica polifase.m RaisedCosineResponse.m CreaROM.m Test VHDL PolyphasePSDVHDLvsPSDMatlab.m applica polifase.m Test FPGA VisualizzaPSDPolifaseVHDLFPGAout.m applica polifase.m E.4 Modulatore Tabella e grafico BER CreaTabellaBER.m iii

5 calcolaber.m Test VHDL QPSKModemPSDeBERVHDLvsMatlab.m applica polifase.m Test FPGA QPSKModemPSDFPGAvsPSDMatlab.m applica polifase.m F Listati VHDL 115 nco.vhd accumulator.vhd cordic pipelined unrolled.vhd cordic base j.vhd adder 12.vhd adder 13.vhd reg 12.vhd reg 13.vhd shifter.vhd cosine rebuild.vhd delay 13.vhd sine rebuild.vhd to first quadrant.vhd troncatore 12.vhd polyphase gatedclock.vhd srrc coeffs.vhd rate adapter.vhd coeffs selector.vhd counter divider 3.vhd counter divider 4.vhd fftr.vhd counter divider 6.vhd selector.vhd srrc x n.vhd fir 1.vhd adder 7.vhd fir multiplier.vhd shift reg.vhd mux 6.vhd ROM polyphase.vhd counter.vhd srrc x n.vhd demux 3x10.vhd mux 3x12.vhd ROMx3.vhd iv

6 ROMx4.vhd ROMx6.vhd shift reg.vhd Modulator BlockRAM.vhd adder I Q.vhd counter.vhd multiplier I Q.vhd NCO basic.vhd srrc x n.vhd ram.vhd shift reg.vhd FIFO RAM ThinModulator.vhd counter.vhd Data Source Interface.vhd asynch fifo 2x15.vhd ffd.vhd ffd en.vhd ffs.vhd ThinModulator.vhd mult C2 adder.vhd mux 2x7.vhd ram 12x4096 rising registered.vhd shift reg.vhd G Acronimi 175 Bibliografia 178 Indice analitico 183 v

7 Elenco delle figure 1.1 Spettro segnale NRZ Spettro di un segnale in banda traslata Trasformata di Hilbert nel dominio della frequenza Modulazione QPSK nel tempo Tipologie di QPSK Confronto costellazioni M QAM e M PSK Andamento temporale BFSK Andamento temporale fase del segnale MSK Risposta all impulso del filtro gaussiano Confronto spettri QPSK, MSK e GMSK Demodulatore con banco di correlatori Demodulatore con filtro adattato Effetto filtro adattato Costellazione BPSK e densità di probabilità condizionate Effetto interferenza intersimbolica m= X ( f + m ) T per T < 1 2W m= X ( f + m ) T per T = 1 2W sinc ( π t ) T m= X ( f + m ) T per T > 1 2W Sagomatura d impulso a coseno rialzato Diagrammi vettoriali QPSK con sagomatura d impulso Trasmissione numerica Codificatore (3, 1, 3) Piano di Shannon Modulatore Standard Modulatore DDFS Modulatore QPSK classico per un solo data rate Modulatore QPSK classico 3 data rate Modulatore QPSK classico 3 data rate Ottimizzato Modulatore QPSK classico 3 data rate f clk = 4 f if SRRC 19 coefficienti interpolante vi

8 3.2 SRRC 25 coefficienti interpolante SRRC 39 coefficienti interpolante SRRC interpolante 3, 4, FIR i esimo Rate Adapter SRRCxN versione ROM Confronto Polifase VHDL Polifase Matlab Confronto Polifase FPGA Polifase Matlab Effetto del canale sul segnale modulato QPSK Grafico prestazioni modem Matlab in termini di BER Modulatore classico SRRCxN versione RAM RAM Temporizzazioni modulatore classico ThinModulator FIFO RAM ThinModulator Clock Interfaccia modulatore sorgente dati Confronto Modulatore x3 VHDL Matlab Confronto Modulatore x3 FPGA Matlab Confronto Modulatore x4 FPGA Matlab Confronto Modulatore x6 FPGA Matlab A.1 Schema di principio DDFS A.2 Spettro in uscita dal DAC A.3 Andamento nel tempo della parola troncata A.4 Spettro dente di sega A.5 Ottimizzazione del convertitore fase-ampiezza A.6 Rotazione planare A.7 Uscita DDFS nel tempo A.8 Spettro Coseno Matlab A.9 NCO VHDL A.10 Iterazione i esima A.11 Cordic Pipelined Unrolled A.12 Spettro coseno generato dal DDFS VHDL B.1 Upsampling B.2 Upsampler B.3 Downsampling B.4 Downsampler B.5 Cambiamento di rate frazionario B.6 Nobili Identità B.7 Integratore e sua risposta in frequenza vii

9 B.8 Comb e sua risposta in frequenza B.9 Interpolatore CIC B.10 Decimatore CIC B.11 Spettro del CIC per R=2, N=1, M= B.12 Effetto di M sulla frequenza del CIC B.13 Trasformazioni interpolatore polifase C.1 Gerarchia implementazioni circuiti logici C.2 Implementazione di un moltiplicatore C.3 Slice Virtex C.4 CLB Virtex C.5 VersaBlock C.6 Clock globale C.7 Configurazione delle BlockRAM viii

10 Ringraziamenti Dal punto di vista didattico desidero ringraziare molti dei miei insegnanti, un pensiero particolare per Francesco Valdoni che mi ha introdotto ad una visione più ingegneristica delle Comunicazioni Elettriche, e per Giancarlo Cardarilli, Marco Re, Andrea Del Re e Dario Gelfusa grazie ai quali quegli stessi concetti hanno trovato applicazione pratica in questa Tesi in un contesto fortemente motivante. Un ringraziamento ad Alenia Spazio per l occasione formativa ed in particolare all Ing. Domenico Giancristofaro per la pazienza dimostrata nei miei confronti ed il notevole apporto teorico. Un rilevante contributo è giunto anche dai NewsGroup Comp.arch.fpga, comp.lang.vhdl e comp.dsp nei quali Ray Andraka, Allan Herrimann, Jacky Renaux e Brian Philopsky svolgono un importante servizio di volontariato culturale. Come dimenticare i compagni con cui sin dall inizio abbiamo affrontato insieme questa avventura, i loro nomi sono nella mia mente e nei tanti ricordi che ci accomunano, un grazie particolare a chi ha sempre corso dinanzi a me dimostrandomi giorno per giorno che ciò che sembrava impossibile in realtà non lo era, l auspicio è di rimanere in contatto con tutti. Ancora un grazie per la mia famiglia, per tutto ciò che non mi viene in mente perché è banale, scontato, però esiste e mi ha consentito di arrivare a questo traguardo, grazie Mamma perché ogni giorno trascorso con te è un giorno felice. ix

11 Introduzione Le comunicazioni spaziali rappresentano probabilmente uno dei settori di maggiore interesse dell elettronica e delle telecomunicazioni, ad esse direttamente o indirettamente si debbono molti dei progressi scientifici degli ultimi 50 anni, numerose sono infatti le applicazioni nella vita quotidiana di idee e materiali derivati da attività spaziali. Queste comunicazioni erano un tempo adibite esclusivamente ad attività militare o scientifica e pertanto presentavano costi elevati e scarsa efficienza, l avvento di servizi quale la tv digitale, la telefonia, il GPS ed altri le hanno rese maggiormente soggette alle leggi del mercato conseguentemente si è assistito ad un miglioramento progressivo delle prestazioni, dei costi e dell efficienza. In questa rapida evoluzione l unico aspetto che non è mai stato messo in discussione è la modulazione adottata, infatti da sempre per la trasmissione in ambito spaziale di segnali non di servizio si utilizza la modulazione QPSK in quanto essa come vedremo individua il punto di minimo in un ideale spazio sui cui assi ci sono l efficienza spettrale, la semplicità circuitale 1 e l efficienza energetica 2. L argomento della Tesi si può pertanto definire datato ed in fondo ben conosciuto tuttavia il rapido e costante evolversi delle tecniche digitali, affiancato dai processi di integrazione su larga scala, consente di dire qualcosa di nuovo anche nella realizzazione di un modulatore QPSK, al riguardo basta osservare che attualmente le FPGA 3 sono utilizzate in applicazioni spaziali soltanto per circuiti marginali mentre esse sono destinate ad un ruolo primario nelle future realizzazioni in virtù delle prestazioni in rapida ascesa, della loro riprogrammabilità a distanza e soprattutto della riduzione di costi e tempi di progettazione che implicitamente consentono. Le specifiche tecniche dalle quali trae origine il modulatore QPSK sono state emesse dall Alenia Aerospazio, una Società del gruppo Finmeccanica all avanguardia nell industria aerospaziale mondiale. Tra i suoi prodotti di maggior successo indubbiamente SkyPlex, un processore che consente l accesso al satellite non più ad un unico flusso dati assemblato dalla stazione 1 che si traduce in spazi e pesi ridotti ovvero costi di lancio ridotti 2 molta della energia del satellite viene utilizzata per comunicare, ottimizzando questo consumo si può aumentare sensibilmente la vita delle batterie e quindi del satellite stesso 3 Field Programmable Gate Array 1

12 2 gateway, bensi a più flussi i quali vengono demodulati separatamente, opportunamente assemblati e successivamente di nuovo modulati ed inviati verso Terra in un unico flusso. I satelliti che attualmente utilizzano Skyplex sono gli HotBird 4 e 5, dei geostazionari appartenenti all operatore EUTEL- SAT [4] impiegati prevalentemente per la televisione digitale, al riguardo la presenza di molteplici piccole emittenti che hanno accesso al satellite, sembra confermare l idea che Skyplex abbia effettivamente rappresentato un modo nuovo di concepire le comunicazioni satellitari. Le portanti utilizzate sono a 14GHz per HotBird 5 e 19Ghz per HotBird 4, è naturalmente impensabile allo stato attuale della tecnologia digitale pensare di produrre direttamente questi segnali, tuttavia i vantaggi del digitale sono fortemente desiderati ed allora nella presente Tesi si propone una soluzione di compromesso ossia l utilizzo di un modulatore digitale che modula una portante intermedia a 40MHz generata in forma digitale mediante un DDFS 4 a partire da un clock superiore a 160MHz, successive conversioni di frequenza analogiche traslano poi il segnale modulato alle frequenze realmente applicate all amplificatore di potenza TWTA 5 che alimenta l antenna irradiante verso Terra. Le specifiche del modulatore digitale richiedono che esso sia in grado di accettare tre distinti data rate, 55Mbps, 82, 5Mbps e 110Mbps, inoltre al fine di eliminare l interferenza intersimbolica deve essere applicata una sagomatura d impulso con spettro a coseno rialzato e α = 0, 35 quale fattore di roll-off. 4 Direct Digital Frequency Synthesizer 5 Travelling Wave Tube Amplifier

13 Capitolo 1 Modulazioni digitali 1.1 Sommario La trasmissione di informazione tra una sorgente ed un destinatario attraverso un mezzo trasmissivo comporta sempre il ricorso alla modulazione che, a seconda della particolare applicazione, si propone di ottenere uno o più dei seguenti obiettivi: minimizzare la potenza irradiata. minimizzare la banda occupata. minimizzare la complessità e quindi i costi. in questo capitolo si cercherà di evidenziare i motivi che da sempre portano a considerare la modulazione QPSK 1 come la più adatta a comunicazioni spaziali ad elevato data rate, in quest ottica vengono anche introdotti concetti quali la sagomatura dell impulso, la demodulazione con filtro adattato, i criteri di decisione e la codifica. 1.2 Modulazione Molte delle moderne comunicazioni elettriche avvengono in forma digitale indipendentemente dal fatto che la sorgente sia digitale oppure analogica, il motivo di ciò è che a monte e/o a valle del canale trasmissivo il segnale subisce comunque delle elaborazioni digitali volte ad ottimizzarne le caratteristiche, pertanto la scelta di una trasmissione digitale rappresenta una soluzione di continuità. Lo spettro di un generico segnale randomico NRZ 2 mostrato in Figura(1.1) evidenzia tuttavia come i segnali digitali non siano adatti alle tra- 1 Quadrature Phase Shift Keying 2 No Return to Zero 3

14 CAPITOLO 1. MODULAZIONI DIGITALI 4 Figura 1.1: Spettro segnale NRZ smissioni in mezzi fisici reali, vi è infatti troppa potenza distribuita sui lobi laterali, essa è sia inutile ai fini della trasmissione dell informazione che deleteria in quanto aumenta il livello del rumore in eventuali canali adiacenti. La potenza utile è invece addensata nei pressi della continua pertanto si rende necessaria una traslazione in frequenza al fine di poter inviare più sequenze digitali su di un unico mezzo trasmissivo Traslazione in frequenza La traslazione in frequenza nella sua forma più semplice si ottiene moltiplicando il segnale digitale in banda base, opportunamente filtrato, per una portante analogica a frequenza f c, ne deriva uno spettro bilatero centrato su questa frequenza come in Figura(1.2). Figura 1.2: Spettro di un segnale in banda traslata Al fine di poter confrontare sistemi operanti a frequenze diverse è importante poter rappresentare in banda base un qualsiasi segnale in banda

15 CAPITOLO 1. MODULAZIONI DIGITALI 5 traslata s (t), a tal riguardo, in riferimento a sistemi reali, è di interesse il solo asse positivo delle frequenze, descritto dal segnale analitico [2] s + (t) = s (t) + jŝ (t) (1.1) dove ŝ (t) = 1 s (t) (1.2) πt è la trasformata di Hilbert di s (t) il cui effetto nel dominio della frequenza è visualizzato in Figura(1.3), essa ruota di +90 le componenti a frequenza Figura 1.3: Trasformata di Hilbert nel dominio della frequenza positiva e di 90 quelle a frequenza negativa, ricordando inoltre che la traslazione in frequenza corrisponde ad una moltiplicazione per l esponenziale complesso nel dominio del tempo si ottiene l espressione dell inviluppo complesso s l (t): s l (t) = s + (t) e j2πfct (1.3) Il segnale in banda traslata s (t) può pertanto essere rappresentato in tre diverse forme: Inviluppo Complesso: s (t) = R [ s l (t) e j2πfct] (1.4) Modulo e fase: s (t) = a (t) cos (2πf c t + ϕ (t)) (1.5) dove a (t) e ϕ (t) sono dei segnali reali in banda base che rappresentano rispettivamente l ampiezza e la fase del segnale in banda traslata s (t). Quadratura: s (t) = s c (t) cos (2πf c t) s s (t) sin (2πf c t) (1.6)

16 CAPITOLO 1. MODULAZIONI DIGITALI 6 essendo s c (t) e s s (t) dei segnali in banda base denominati rispettivamente componente in fase e componente in quadratura del segnale in banda traslata s (t). La formulazione(1.6) è di fondamentale importanza in questa Tesi in quanto da essa si evince in maniera immediata lo schema di un possibile modulatore Spazio dei segnali Un qualsiasi segnale reale può essere rappresentato come un vettore nello spazio dei segnali, tale spazio eredita le proprietà classiche degli spazi vettoriali definiti dall algebra lineare, in particolare è caratterizzato da una norma: s (t) = b s (t), s (t) = s (t) 2 dt (1.7) che consente di individuare una base ossia un gruppo di N segnali ψ j aventi norma unitaria ed ortogonali tra loro: a ψ j, ψ k = 0 j, k : j k (1.8) Ogni segnale s m (t) appartenente allo spazio dei segnali può essere rappresentato come combinazione lineare dei vettori ψ j (t) della base s m (t) = N s mj ψ j (t) (1.9) J=1 essendo s mj (t) la proiezione di s m (t) lungo la direzione dello spazio vettoriale individuata dal j esimo vettore ψ j (t) della base. Nel caso di uno spazio bidimensionale si ha che m (1, 2) pertanto tralasciando la base che è uguale per ogni segnale si ha che il generico segnale s m (t) è individuato dal vettore s = [s m1 s m2 ]. Il progetto di una modulazione digitale si basa quindi sulla scelta di una base ortonormale nella quale rappresentare M segnali disposti a formare una costellazione le cui caratteristiche geometriche influenzano il progetto del trasmettitore e la qualità della ricezione. La sequenza di bit da trasmettere viene suddivisa in gruppi costituiti da b = log 2 M bits, ogni gruppo individua un simbolo tra gli M di un alfabeto cui sono associati gli M segnali della costellazione Tipologie di modulazioni satellitari Il segnale in banda traslata espresso dall equazione(1.5) evidenzia come l informazione in banda base possa essere codificata sia nel modulo che nella

17 CAPITOLO 1. MODULAZIONI DIGITALI 7 fase 3 della portante. Per applicazioni satellitari non si utilizzano modulazioni che associano informazione al modulo della portante in quanto richiedono amplificatori lineari in classe A che non sfruttano al meglio la scarsa energia disponibile, inoltre tali modulazioni sono vulnerabili alle variazioni del guadagno del canale stesso. Nel caso di una modulazione M PSK 4 utilizzante una portante a frequenza f c e per la quale ogni simbolo da trasmettere sia caratterizzato da energia E S si ha l espressione del segnale modulato: ( ) 2ES 2π s m (t) = g (t) cos (m 1) cos (2πf c t) T 2ES T g (t) cos M ( 2π (m 1) M ) sin (2πf c t) (1.10) dove g(t) è la sagomatura d impulso 5 ed m = 1, 2,..., M è un intero associato al simbolo del quale è richiesta la trasmissione. La base è costituita dalle funzioni ψ 1 (t) = ψ 2 (t) = 2 T g (t) cos (2πf ct) 2 T g (t) sin (2πf ct) (1.11) pertanto ogni segnale modulato può essere rappresentato da un vettore: s m = [s m1 s m2 ] = [ E s cos ( 2π M (m 1)) E s sin ( 2π M (m 1))] (1.12) Le tipologie più comuni di M PSK sono la BPSK 6 (M= 2) e la QPSK(M= 4), per quest ultima l andamento nel tempo è illustrato in Figura(1.4), dove non essendo stata applicata la sagomatura dell impulso si ha che l inviluppo è costante, tale soluzione è di solo interesse teorico in quanto l efficienza energetica che ne deriva non bilancia i numerosi problemi derivanti dall insorgere dell interferenza intersimbolica. La costellazione QPSK è costituita da 4 punti individuati sostituendo m = 1, 2, 3, 4 nella equazione(1.13), s mj = T i loro valori sono riportati in Tabella(1.1). 3 e quindi nella frequenza 4 Phase Shift Keying 5 Sezione(1.3.3) 6 Binary Phase Shift Keying 0 s m (t) ψ j (t) (1.13)

18 CAPITOLO 1. MODULAZIONI DIGITALI 8 Figura 1.4: Modulazione QPSK nel tempo Simbolo Segnale Coordinata I Coordinata Q 00 s s s s Tabella 1.1: Punti della costellazione QPSK Le brusche transizioni della fase in Figura(1.4) si hanno nel passaggio dal simbolo che nella costellazione di Figura(1.5a) ha coordinate (1, 1) al simbolo con coordinate ( 1, 1), l inviluppo complesso passa per l origine e compie una ampia escursione in ampiezza inadatta agli amplificatori non lineari utilizzati per ottimizzare l impiego dell energia nel satellite. La Figura 1.5: Tipologie di QPSK modulazione OQPSK 7 la cui costellazione è rappresentata in Figura(1.5b) è una variante della QPSK che risolve il problema delle transizioni di fase 7 Offset Quadrature Phase Shift Keying

19 CAPITOLO 1. MODULAZIONI DIGITALI 9 mediante uno sfasamento temporale tra la componente in fase e quella in quadratura, esse non cambiano mai contemporaneamente pertanto la massima variazione dell ampiezza dell inviluppo complesso è di circa 3dB contro i 40dB della QPSK. La modulazione π 4 QPSK [1] risolve il medesimo problema ruotando di π 4 la costellazione ad ogni simbolo come in Figura(1.5c), in tal modo la escursione di fase massima è di 135, intermedia tra i 180 della QPSK convenzionale ed i 90 della OQPSK, rispetto a quest ultima però si ha il vantaggio di poter utilizzare la demodulazione incoerente, l informazione è infatti associata all ampiezza della variazione di fase ed alla direzione in cui avviene la rotazione pertanto non è necessario che il ricevitore conosca la fase in anticipo visto che il riferimento per la demodulazione del simbolo attuale è costituito dal simbolo precedente. Il ricevitore π 4 QPSK ha un architettura più semplice ma la probabilità d errore è maggiore di circa 3dB rispetto all equivalente ricevitore coerente in quanto sono possibili due sorgenti d errore, un simbolo corrotto oppure un riferimento errato. Una diretta estensione della modulazione M PSK è la M QAM 8, le loro costellazioni coincidono nel caso di M = 4 mentre per valori diversi differiscono profondamente come evidenziato in Figura(1.6) nel caso di M = 16. Figura 1.6: Confronto costellazioni M QAM e M PSK Per entrambe l efficienza spettrale è η s = 4 in quanto ad ogni simbolo sono associati 4 bit mentre nella QPSK soltanto due, i segnali della costellazione QAM tuttavia non hanno tutti la stessa energia pertanto, per i motivi precedentemente esposti, non sono adatti ad applicazioni spaziali. Dalla costellazione della 16 PSK si può osservare come i segnali siano ravvicinati tra loro molto più che nella QPSK dove se ne ha uno in ogni quadrante, ciò determina un aumento della probabilità di scambiare un 8 Quadrature Amplitude Modulation

20 CAPITOLO 1. MODULAZIONI DIGITALI 10 segnale per uno dei segnali adiacenti pertanto occorre aumentare la potenza al fine di ottenere la stessa probabilità d errore della QPSK. L altra grande famiglia di modulazioni digitali utilizzata in ambito spaziale è quella che interessa le variazioni della frequenza della portante e che va sotto il nome di M FSK 9 [7], continua o discontinua a seconda che la variazione tra le M frequenze associate ai simboli da trasmettere avvenga con continuità di fase o meno. In Figura(1.7) è riportato l andamento tem- Figura 1.7: Andamento temporale BFSK porale di una M FSK incoerente per il caso di M = 2, essa si realizza con due oscillatori, a seconda del simbolo da trasmettere il modulatore emette una portante oppure l altra. Le discontinuità nella fase che si hanno nella M FSK incoerente determinano una banda molto ampia e pertanto una scarsa efficienza spettrale, per questo motivo si sono affermate le tecniche a fase continua CPFSK 10 il cui generico segnale modulato è descritto dalla: s m (t) = 2Eb T b t ) cos (2πf c t + 2πk f m (τ) dτ (1.14) dove la fase del segnale modulato è continua in quanto non direttamente proporzionale al segnale modulante digitale m (t) ma al suo integrale. L indice di modulazione k f = 2 f R b determina la separazione tra i toni, essa è minima nel caso della MSK 11 per la quale si ha k f = 0, 5. L andamento della fase nel tempo per la MSK è rappresentato in Figura(1.8), ad ogni bit 1 da trasmettere viene associato un aumento della fase pari a +90 mentre ad ogni bit 0 si associa una diminuzione di 90 della stessa. Una derivazione della MSK è la GMSK 12 che riduce ulteriormente la banda filtrando la modulante digitale con un filtro gaussiano avente risposta 9 Frequency Shift Keying 10 Continuous Phase Frequency Shift Keying 11 Minimum Shift Keying 12 Gaussian Minimum Shift Keying

21 CAPITOLO 1. MODULAZIONI DIGITALI 11 Figura 1.8: Andamento temporale fase del segnale MSK all impulso rappresentata in Figura(1.9), h G (t) = π π 2 α e α 2 t2 (1.15) Figura 1.9: Risposta all impulso del filtro gaussiano esso è completamente descritto dal prodotto BT dove T è l intervallo di simbolo e B la banda a 3dB determinata da α = 1,8 B, quanto più BT diminuisce tanto più lo spettro diviene compatto comportando però un aumento dell interferenza intersimbolica 13. La Figura(1.10) illustra un confronto spettrale tra le modulazioni MSK, GMSK e QPSK, lo spettro di quest ultima è il più stretto per quel che riguarda la banda utile me presenta molta energia distribuita inutilmente sui lobi secondari, la modulazione più efficiente sotto questo punto di vista è la GMSK che, per tal motivo, è utilizzata nella telefonia cellulare GSM 13 Sezione(1.3.3)

22 CAPITOLO 1. MODULAZIONI DIGITALI 12 Figura 1.10: Confronto spettri QPSK, MSK e GMSK dove i canali sono molto vicini tra loro e si richiede elevata autonomia delle batterie. 1.3 Principi di demodulazione Questa Tesi è volta alla realizzazione di un modulatore QPSK, ciò implica tuttavia la conoscenza almeno dei principi della demodulazione che vengono qui brevemente esposti tralasciando il caso in cui il segnale in ingresso al ricevitore presenti una deriva di fase, frequenza o temporizzazione. Un generico ricevitore digitale è costituito dalla cascata di due circuiti, un demodulatore ed un decisore, il primo si occupa di estrarre dal segnale modulato affetto da rumore le componenti nelle direzioni dei vettori ψ i della base dello spazio dei segnali utilizzato, compito poi del decisore è di scegliere quale tra i segnali appartenenti alla costellazione trasmessa sia da associare al segnale ricevuto Demodulatore Il segnale r (t) in ingresso al ricevitore è la somma del segnale modulato s m (t) e del rumore n (t) introdotto dal canale, quest ultimo può essere espresso come combinazione lineare dei vettori ψ i della base 14, si ha 14 la parte di n (t) che non è rappresentabile come combinazione lineare degli ψ i è irrilevante nel processo di decisione

23 CAPITOLO 1. MODULAZIONI DIGITALI 13 pertanto: r j (t) = = T 0 T 0 r (t) ψ j (t) dt T s m (t) ψ j (t) dt + n (t) ψ j (t) dt 0 = s mj (t) + n j (t) (1.16) questa equazione descrive in maniera immediata il demodulatore che può essere realizzato con un banco di correlatori ciascuno dei quali correla il segnale ricevuto r (t) con uno dei vettori della base restituendone la proiezione in quella direzione, tale demodulatore è descritto in Figura(1.11). Figura 1.11: Demodulatore con banco di correlatori Un demodulatore ben più semplice può essere dedotto dalla medesima equazione(1.16) scrivendo la correlazione come una convoluzione: T r j = r (τ) ψ j (τ) dτ 0 [ T ] = r (τ) ψ j (T t + τ) dτ t=t 0 = [r (t) ψ j (T t)] t=t (1.17) ne consegue che la componente r j (t) del segnale ricevuto può essere calcolata campionando al tempo t = T l uscita di un filtro avente risposta all impulso h (t) = ψ j (T t). Il demodulatore basato su questo banco di filtri che si dicono adattati ai segnali della base è illustrato in Figura(1.12), per esso una considerazione importante è che l uscita dai filtri adattati è

24 CAPITOLO 1. MODULAZIONI DIGITALI 14 Figura 1.12: Demodulatore con filtro adattato campionata soltanto a t = T, essendo T il tempo di simbolo, e quindi non è richiesto che essa sia uguale all impulso trasmesso in ogni istante, è sufficiente che lo sia nel solo istante di campionamento. Il filtro adattato è il demodulatore che consente di ottenere il più alto SNR 15, la sua risposta in frequenza è infatti: H RX (f) = H T X (f) e j2πft (1.18) che corrisponde a ruotare tutte le componenti del segnale d ingresso in modo che abbiano la stessa fase come illustrato graficamente in Figura(1.13), si ottiene così che i moduli delle singole componenti del segnale si sommano in maniera costruttiva massimizzando l energia del segnale mentre quella del rumore rimane invariata Decisore L uscita del demodulatore lungo il j esimo vettore della base dello spazio dei segnali è somma di una componente deterministica e di una componente aleatoria gaussiana generata dall elaborazione di un processo di rumore gaussiano, la componente deterministica individua con precisione nello spazio dei segnali il segnale trasmesso mentre la componente gaussiana provoca una deviazione rispetto ad esso la cui ampiezza è individuata dal valore della densità spettrale di rumore N Signal to Noise Ratio

25 CAPITOLO 1. MODULAZIONI DIGITALI 15 (a) Segnale trasmesso (b) Uscita del filtro adattato Figura 1.13: Effetto filtro adattato Il processo di decisione [13] che associa il segnale demodulato r 0 ad uno dei vettori della costellazione può essere implementato secondo il criterio ML 16 oppure il MAP 17 : ML: consiste nello scegliere il vettore s j della costellazione che ha la maggior probabilità di coincidere col segnale s m emesso. MAP: è uguale al criterio ML ma tiene anche conto del fatto che non necessariamente tutti i segnali appartenenti alla costellazione hanno la stessa probabilità di essere emessi. Se i segnali della costellazione sono equiprobabili allora i due criteri coincidono e il decisore non fa altro che calcolare le distanze tra il segnale demodulato r 0 e tutti i segnali s j della costellazione optando poi a favore del più vicino, in sostanza quindi il decisore suddivide lo spazio dei segnali in M regioni dette di decisione, ciascuna contiene un punto s j della costellazione e tutti i punti che sono più vicini ad esso che non agli altri punti della costellazione. Nel caso si utilizzi il criterio MAP le regioni si ampliano per quei punti della costellazione che hanno maggiore probabilità di essere emessi a discapito delle regioni che contengono i punti con minore probabilità. Le probabilità d errore [8] di BPSK e QPSK coincidono in quanto la QPSK è data dall unione di due costellazioni BPSK ortogonali tra loro, I due segnali s 1 = E b e s 2 = E b della costellazione BPSK sono rappresentati in Figura(1.14) insieme alla densità di probabilità condizionate: p (r s 1 ) = 1 πn0 e (r E b ) 2 N 0 (1.19) 16 Maximum Likelihood 17 Maximum A Posteriori probability

26 CAPITOLO 1. MODULAZIONI DIGITALI 16 Figura 1.14: Costellazione BPSK e densità di probabilità condizionate p (r s 2 ) = 1 πn0 e (r+ E b ) 2 N 0 (1.20) Nell ipotesi che sia stato emesso s 1 (t) la probabilità d errore si ottiene integrando la gaussiana da a 0 infatti quella è la regione di decisione associata al simbolo s 2, si ha: P (e s 1 ) = 0 P (r s 1 ) dr = 1 πn0 0 = 1 2π 2E b N 0 e (r Eb ) 2 N 0 dr e x2 2 dx = 1 + e x 2 2 2π 2E dx b N 0 ( ) 2Eb = Q = Q N 0 d N 0 = 1 ( ) 2 erfc Eb N 0 (1.21) essendo erf c (x) la funzione complementare di errore erfc (x) = 2 π + x e y2 dy (1.22) Il medesimo risultato si ha per P (e s 2 ) e, per via della simmetria della costellazione, entrambe coincidono con la probabilità d errore della mo-

27 CAPITOLO 1. MODULAZIONI DIGITALI 17 dulazione BPSK e quindi anche della QPSK che tuttavia ha un efficienza spettrale doppia in quanto ad ogni simbolo associa due bit e non uno. L ultima formulazione della (1.21) consente due osservazioni importanti: 1. la probabilità d errore dipende unicamente dal rapporto E b N 0 denominato rapporto segnale/rumore per bit e non da altre caratteristiche del segnale o del rumore. 2. quanto più sono ravvicinati i simboli della costellazione tanto più peggiora la probabilità d errore, questo è il motivo per il quale alla 16 PSK si preferisce la QPSK anche se l efficienza spettrale è inferiore. La BER 18 esprime lo stesso concetto della probabilità d errore ma in maniera più immediata, essa è infatti il rapporto tra il numero dei bit ricevuti in maniera errata ed il numero totale dei bit trasmessi, una analoga misura è la SER 19 che esprime invece il rapporto tra il numero dei simboli ricevuti in maniera errata ed il numero totale dei simboli trasmessi, esse coincidono per la QPSK a patto di utilizzare la codifica di Gray la quale associa a segnali adiacenti della costellazione gruppi di bit che differiscono tra loro soltanto per un bit Interferenza intersimbolica L equazione delle onde per un mezzo debolmente disomogeneo e non dissipativo 2 E + κ 2 0n 2 (r) E = 0 (1.23) è funzione dell indice di rifrazione n(r) = ɛ (r) essendo ɛ la parte reale della costante dielettrica del mezzo. Ipotizzando per la (1.23) una soluzione espressa nella forma della espansione asintotica di Luneburg-Kline E (r) = e jκ 0Φ(r) m=0 E m (r) (jκ 0 ) m (1.24) si perviene all importante risultato secondo il quale nel caso in cui l indice di rifrazione del mezzo trasmissivo dipende dalla frequenza si ha che un impulso trasmesso subisce un allargamento temporalmente e per il principio della conservazione dell energia diminuisce in ampiezza [11]. Il fenomeno viene denominato ISI 20 ed è particolarmente deleterio nelle trasmissioni di impulsi digitali reali come quelli tratteggiati in Figura(1.15a), essi vengono deformati come in Figura(1.15b) pertanto negli istanti di campionamento 18 Bit Error Rate 19 Symbol Error Rate 20 Inter Symbol Interference

28 CAPITOLO 1. MODULAZIONI DIGITALI 18 (a) Segnale Tx ed Rx (b) Effetto ISI su impulsi Figura 1.15: Effetto interferenza intersimbolica del ricevitore si hanno contributi derivanti da più impulsi il che può generare errori come ad esempio nell istante (3) dove il segnale ricevuto ha ampiezza dimezzata rispetto al simbolo trasmesso. Il problema dell interferenza intersimbolica è stato individuato sin dalle prime trasmissioni transoceaniche di Morse, una soluzione intuitiva fu quella di operare al massimo data rate in grado di consentire una ricezione di buona qualità 21, tuttavia l evolversi delle tecnologia e la sempre più stringente necessità di trasmettere in tempi brevi grandi moli di informazione ha portato ad una soluzione più ingegnosa. Ricordando che il ricevitore basato sul filtro adattato richiede l uguaglianza tra l impulso trasmesso e quello ricevuto soltanto nell istante di campionamento ne consegue che si può scegliere una forma dell impulso qualsiasi a patto che si annulli in tutti i multipli dell istante di campionamento tranne uno, il suo andamento temporale è pertanto: x (nt ) = { 1 se n = 0 0 se n 0 (1.25) in virtù della condizione di Nyquist [8] per l annullamento dell ISI si ha che gli impulsi x (t) che rispettano la (1.25) sono tutti quelli la cui trasformata di Fourier risponde al vincolo m= dove W è la banda del canale. I casi possibili sono tre: X ( f + m ) = T (1.26) T T < 1 2W : le repliche di X (f) non si sovrappongono pertanto non c è modo di rispettare il criterio di Nyquist e quindi l utilizzo di queste tipologie di impulsi porta a trasmissioni affette da ISI. T = 1 2W : questa condizione implica che le repliche spettrali si tocchino solo in un punto come in Figura(1.17), l unico spettro che soddisfa questa 21 circa 200Baud per il telegrafo

29 CAPITOLO 1. MODULAZIONI DIGITALI 19 T -1/T -W 0 W -1/T Figura 1.16: m= X ( f + m ) T per T < 1 2W T -1/T -W 0 W -1/T Figura 1.17: m= X ( f + m ) T per T = 1 2W condizione è descritto dalla X (f) = { T se f < W 0 altrimenti si tratta di un rettangolo in frequenza cui corrisponde la x (t) = sin ( π t T π t T ) ( sinc π t ) T (1.27) (1.28) rappresentata in Figura(1.18), essa presenta la banda minima ma è praticamente irrealizzabile per via della anticausalità e delle lunghe code che si estendono illimitatamente e decadono come 1 x. Figura 1.18: sinc ( π t T ) T > 1 2W : le repliche spettrali in questo caso si sovrappongono, vi sono quindi molti impulsi che rispettano il criterio di Nyquist, la famiglia più

30 CAPITOLO 1. MODULAZIONI DIGITALI 20 T -1/T -W 0 W -1/T Figura 1.19: m= X ( f + m ) T per T > 1 2W utilizzata è quella degli spettri a coseno rialzato descritti dalla T [ ( )] se 0 f (1+α) 2T T H rc (f) = cos πt α f (1 α) (1+α) 2T se 2T f (1 α) 2T 0 se 0 f (1 α) 2T (1.29) dove α è il fattore di roll-off ed assume valori compresi tra 0 ed 1, in particolare per α = 0 la banda occupata dall impulso è proprio la minima di Nyquist 22, al crescere di α essa aumenta sino a raddoppiare per α = 1. L individuazione degli spettri a coseno rialzato parte dalla antitrasformata di Fourier: ( ) sin 2πt T S cos (2παt) h (t) = 2πT 1 ( 2αt π ) 2 (1.30) che evidenzia come la sinc viene corretta con il coseno al fine di migliorarne le caratteristiche, rilevante l ossevazione che le code dell impulso sagomato pur continuando ad estendersi illimitatamente decadono come 1 pertanto molto più rapidamente che non nel caso in cui x 3 l impulso sagomato sia una sinc. Nelle applicazioni pratiche si utilizza la sagomatura d impulso con spettro a coseno rialzato, la risposta in frequenza e nel tempo è illustrata al variare di α in Figura(1.20) si può osservare come quanto più α tende a zero, tanto più hanno ampiezza elevata i lobi laterali, ciò determina forti escursioni dell inviluppo complesso come mostrato in Figura(1.21), pertanto per consentire un utilizzo ottimale degli amplificatori, nelle applicazioni spaziali si utilizza il valore α = 0, 35. Alla luce dei concetti esposti per il filtro adattato, si comprende come sia sensato suddividere la sagomatura a coseno rialzato tra il trasmettitore ed il ricevitore secondo la 22 ossia Rs 2 H rc (f) = H T x (f) H Rx (f) (1.31)

31 CAPITOLO 1. MODULAZIONI DIGITALI 21 (a) Risposta in frequenza (b) Risposta nel tempo Figura 1.20: Sagomatura d impulso a coseno rialzato Figura 1.21: Diagrammi vettoriali QPSK con sagomatura d impulso in entrambe sono infatti necessari dei filtri 23 che possono essere progettati in modo da eseguire anche la sagomatura dell impulso, il modulo della risposta in frequenza per entrambe gli SRRC 24 sarà pertanto: Principi di codifica H T x (f) = H Rx (f) = H rc (f) (1.32) Tralasciando l eventuale conversione in digitale di una sorgente analogica, si ha che una generica trasmissione numerica può essere realizzata come in figura(1.22) dove la codifica di sorgente si propone di rimuovere le dipendenze tra i simboli da trasmettere al fine di ridurne il numero come nel caso degli algoritmi che nei computer vengono utilizzati per la compressione dei file. 23 il filtro in trasmissione riduce le emissioni nelle bande adiacenti mentre quello in ricezione effettua la demodulazione ed elimina il rumore esterno alla banda utile. 24 Square Root Raised Cosine

32 CAPITOLO 1. MODULAZIONI DIGITALI 22 Figura 1.22: Trasmissione numerica La codifica di canale si basa sull introduzione di simboli addizionali nella sequenza trasmessa, essi sono scelti in modo da presentare una qualche correlazione tra loro consentendo così la rivelazione degli errori e conseguentemente la riduzione della probabilità di errore intrinseca del canale. Le principali tecniche di correzione degli errori sono due, la ARQ 25 e la FEC 26 : ARQ: suddivide in blocchi l informazione da trasmettere, se in ricezione si individua la presenza di errori in un blocco ne viene richiesta la ritrasmissione, necessita di un canale duplex ed ha lo svantaggio che anche un singolo errore comporta la ritrasmissione dell intero blocco in cui è contenuto. FEC: non richiede un canale duplex ma il numero di simboli ridondanti da aggiungere è molto maggiore rispetto all ARQ, ne consegue che il data rate effettivo si riduce ma, per il teorema di Shannon sulla Capacità trasmissiva 27 si riduce anche la potenza necessaria per ottenere una trasmissione numerica praticamente esente da errori. In ambito satellitare si utilizza la codifica di canale di tipo FEC, in una o più delle seguenti forme: Codifica a blocchi: la più importante è la Reed-Salomon (204,188), essa aggiunge 16 bytes di ridondanza per ogni 188 bytes da trasmettere, in tal modo si possono correggere sino a 8 errori e la BER richiesta passa da 10 4 a più di Il principio è che con l aggiunta di bit si ottengono delle combinazioni le quali possono essere ricevute soltanto in caso di errore, una volta che esso è stato rilevato si sceglie nell alfabeto dei possibili simboli trasmessi quello che presenta la distanza di Hamming 28 minore rispetto al simbolo ricevuto. Codifica convoluzionale: viene specificata con i tre parametri (n,k,m) dove k è il numero di bit in ingresso ed n il numero di bit in uscita dal codificatore, entrambe assumono valori compresi tra 1 ed 8, m è invece il numero di registri utilizzati ed è compreso tra 2 e Automatic ReQuest for repeat 26 Forward Error Correction 27 Sezione(1.3.5) 28è il numero di bit diversi tra due simboli

33 CAPITOLO 1. MODULAZIONI DIGITALI 23 Un esempio di codificatore è riportato in Figura(1.23), esso produce 3 Figura 1.23: Codificatore (3, 1, 3) bit di uscita per ogni bit di ingresso quindi il ritmo di codifica è 1/3, ogni bit d uscita è generato quale somma di alcuni dei bit presenti negli m = 3 registri di memoria, il criterio di selezione di questi polinomi generatori determina la qualità della codifica. Laddove si desideri un ritmo di codifica variabile si ricorre alla versione Punctured, in particolare se si richiede la massima qualità vengono utilizzano tutte le n uscite del codificatore convoluzionale, altrimenti soltanto una parte di esse. Interleaving: le codifiche precedenti hanno prestazioni eccellenti ma in presenza di un gruppo di errori ravvicinati non sono in grado di ricostruire la sequenza trasmessa, il problema si risolve mescolando i bit della sequenza da trasmettere ad esempio caricando una ROM lungo le righe e leggendone il contenuto lungo le colonne Capacità trasmissiva Per confrontare differenti tipi di modulazione e comprendere come l effetto dei codici possa migliorare la qualità di una trasmissione numerica è molto utile il teorema [3] seguente: Teorema 1 (di Shannon) Un qualsiasi canale caratterizzato da una velocità di segnalazione R s = 1 T s, una varianza 29 di rumore al ricevitore σs 2 ed una varianza del segnale ricevuto σn 2 pone un limite, denominato capacità di canale C, al massimo flusso informativo che transita in esso: 29 potenza ( ) C = 1 2T S log σ2 S σn 2 (bit/s) (1.33)

34 CAPITOLO 1. MODULAZIONI DIGITALI 24 nel caso di rumore gaussiano additivo bianco con densità spettrale di potenza S W (f) = N 0 2 si ha che la potenza di rumore è P W = σw 2 = N 0B inoltre se la sorgente è gaussiana e limitata nella banda B può essere rappresentata con 2B campioni 30 ciascuno con la medesima potenza P S = σs 2, ne deriva che l equazione(1.33) può essere riscritta nella forma: ) C = Blog 2 (1 + P S N 0 B (bit/s) (1.34) dalla quale si deduce che a parità di rumore se si vuole aumentare la capacità trasmissiva di un canale conviene aumentare la banda B, un aumento della potenza ha infatti minore effetto essendo mitigato dal logaritmo. E interessante una rappresentazione grafica dell equazione(1.34) nel cosiddetto piano di Shannon, si giunge ad essa partendo dall ipotesi che il ritmo binario in trasmissione sia uguale alla capacità del canale, si ha cioè C = R b = 1 T b pertanto ( C B = log R ) ( bp S T b = log C N 0 B B da cui si ottiene E b = 2 B C 1 N 0 C B ) ( P S T b = log C N 0 B ) E b N 0 (1.35) (1.36) che rappresenta la curva limite nel piano di Shannon illustrato in Figura(1.24), la regione sottostante è quella permessa ed in essa giacciono i punti corrispondenti alle varie modulazioni, quanto più essi si avvicinano alla curva limite riuscendo a mantenere basso il rapporto E b N 0 tanto più la modulazione è efficiente. I punti corrispondenti alle modulazioni si ottengono imponendo per tutte una determinata probabilità d errore, 10 5 per il piano in Figura(1.24), ad essa nel caso della QPSK corrisponde E b N 0 = 9, 6dB mentre l efficienza spettrale è η S = R b B = 2 in quanto ad ogni coppia di bit si associa un simbolo, le coordinate del punto sono pertanto (9, 6, 2). La modulazione BPSK presenta lo stesso E b N 0 e quindi la stessa efficienza energetica ma l efficienza spettrale vale 1 pertanto sotto questo punto di vista è più lontana dalla curva limite e quindi le sue prestazioni sono inferiori. Nel caso di una QP- SK con codifica convoluzionale, caratterizzata da un ritmo di codifica 1/2 e k = 7 bit, si ha un guadagno di codifica di 5, 2dB rispetto alla QPSK non codificata mentre l efficienza spettrale vale 1 pertanto le coordinate del punto sono (4, 4, 1), la forte vicinanza alla curva limite giustifica il crescente interesse per i turbocodici. E interessante osservare come le modulazioni di 30 per il teorema del campionamento

35 CAPITOLO 1. MODULAZIONI DIGITALI 25 Figura 1.24: Piano di Shannon tipo M QAM con costellazione quadrata incrementano l efficienza spettrale della trasmissione, ma penalizzano l efficienza energetica di circa 6 db per ogni quadruplicazione dei punti della costellazione.

36 Capitolo 2 Architetture modulatori QPSK 2.1 Sommario Dalla formula che descrive la generica modulazione M PSK ( ) 2ES 2π s m (t) = g (t) cos (m 1) cos (2πf c t) T M ( ) 2ES 2π g (t) cos (m 1) sin (2πf c t) T M (2.1) si ricava immediatamente lo schema di un modulatore che la implementi infatti cos (2πf c t) e sin (2πf c t) sono due portanti in quadratura generabili in forma analogica come in Figura(2.1) Figura 2.1: Modulatore Standard o in forma digitale ottenendo in tal caso risultati nettamente superiori in termini di purezza spettrale e risoluzione. 26

37 CAPITOLO 2. ARCHITETTURE MODULATORI QPSK 27 La modulante agisce su m (0, 1, 2, 3), corrispondentemente il termine cos ( 2π M (m 1)) si valorizza nell insieme ( 1, 0, +1) e quindi ben si presta ad una realizzazione digitale. La sagomatura dell impulso 1 g (t) necessaria ai fini dell eliminazione dell ISI si realizza con un filtro analogico o digitale, quest ultimo è da preferire in quanto non necessita di tarature individuali ed è meno ingombrante. L orientamento pertanto è stato sin dall inizio per una realizzazione completamente digitale, tuttavia anche nel solo ambito digitale vi sono diverse modalità di implementare alcuni dei blocchi costituenti il modulatore, nel seguito verranno esposte le diverse soluzioni prese in considerazione ed i criteri che hanno portato alla selezione dell architettura adottata. 2.2 Realizzazioni digitali di modulatori QPSK Sono state individuate due diverse architetture per la realizzazione del modulatore QPSK, la prima lo vede realizzato variando alcuni dei parametri di un DDFS mentre la seconda si ottiene digitalizzando uno o più blocchi dello schema classico di Figura(2.1) Modulatore DDFS Il DDFS 2 è costituito da un accumulatore di fase il quale somma al suo valore precedente un contributo fisso generando così una rampa di fase, applicandola poi ad un convertitore fase-ampiezza si ottiene la funzione sinusoidale desiderata. Il DDFS può essere utilizzato per realizzare tre differenti modulazioni come illustrato in Figura(2.2). Figura 2.2: Modulatore DDFS La scelta dell incremento di fase, congiuntamente alla frequenza di clock del sistema, determina la frequenza generata, sommando all incremento fisso 1 Sezione(1.3.3) 2 Appendice(A.2)

38 CAPITOLO 2. ARCHITETTURE MODULATORI QPSK 28 un valore variabile in funzione della modulante si realizza una modulazione di frequenza con ottime prestazioni in quanto il cambio frequenza avviene con continuità di fase ed istantaneamente. La modulazione di fase si ottiene in maniera analoga sommando la modulante alla rampa di fase generata dall accumulatore, l inviluppo costante che ne deriva non consente di implementare sagomatura dell impulso 3 in quanto questa, come visto in Figura(1.21), produce un inviluppo il cui modulo varia nel tempo e viene a coincidere con i punti della costellazione nei soli istanti di simbolo. La terza modulazione implementabile è quella d ampiezza che si ottiene secondo lo schema classico ossia moltiplicando la portante sinusoidale che si ha in uscita dal convertitore fase-ampiezza per la modulante. In definitiva il modulatore basato sul DDFS è molto flessibile e consente di applicare contemporaneamente ad una stessa modulante una o più modulazioni 4 tuttavia la limitazione che riguarda l inviluppo complesso lo rende inutilizzabile per la realizzazione di un modulatore QPSK per applicazioni spaziali Modulatore classico L implementazione digitale del modulatore classico si basa anche essa sul DDFS 5 il quale genera due portanti in quadratura aventi frequenza che da specifica deve essere 40MHz, esse sono in formato digitale pertanto ogni loro campione assume un valore compreso tra 1 e +1 ed è espresso in complemento a due su 12 bit. I campioni delle portanti vengono emessi alla frequenza di clock di 165MHz che è stata scelta in quanto multiplo intero dei 3 ritmi di simbolo di cui si richiede l implementazione, in questo modo gli interpolatori 6 sono più semplici da realizzare rispetto al caso frazionario. I valori dell interpolazione sono riportati in Tabella(2.1) e vengono reali- Data Rate Ingresso (Mbps) Symbol Rate (MSpS) Interpolazione 55 27, , 5 41, Tabella 2.1: Valori interpolazione richiesti zzati tutti mediante una architettura polifase 7 sia perché l architettura CIC 8 3 Sezione(1.3.3) 4 ottenendo così una cifratura della comunicazione che ne può aumentare la segretezza 5 Appendice(A.2) 6 Appendice(B.2) 7 Appendice(B.3.2) 8 Appendice(B.3.1)

39 CAPITOLO 2. ARCHITETTURE MODULATORI QPSK 29 per valori così bassi richiede la compensazione del guadagno, che per il fatto che nel CIC la sagomatura d impulso e l eliminazione delle immagini 9 richiedono un ulteriore filtro che invece nel polifase è intrinseco. Il DDFS viene realizzato utilizzando come convertitore fase-ampiezza un processore CORDIC 10 il quale ottimizza l implementazione su FPGA ed è particolarmente adatto per modulatori in quadratura in quanto genera simultaneamente ed in maniera implicita sia il seno che il coseno. Considerando per semplicità il solo data rate di 55Mbps in ingresso al modulatore, lo schema che risulta dalle precedenti considerazioni è mostrato in Figura(2.3), Figura 2.3: Modulatore QPSK classico per un solo data rate essa evidenzia l utilizzo di un blocco S/P il quale ha in ingresso un flusso binario a 55Mbps che suddivide in due flussi a 27, 5MSpS semplicemente distribuendo i bit pari sul ramo superiore 11 del modulatore ed i bit dispari sul ramo inferiore 12. L architettura polifase richiede un clock con frequenza pari al ritmo di simbolo, nel caso in Figura(2.3) il divisore per 6 genera un clock a 27, 5MHz a partire da un clock a 165MHz, la complessità che deriva dall implementazione del divisore di frequenza è compensata dal fatto che gran parte della architettura polifase opera con un clock che è 6 volte inferiore rispetto al clock di sistema, di qui una minore dissipazione ed una più semplice progettazione del filtro ospitato dall architettura stessa. Lo schema del modulatore classico che consente di accettare 3 diversi 9 create con l inserzione di zeri nel processo di interpolazione 10 Appendice(A.4.1) 11 nel seguito denominato ramo I 12 nel seguito denominato ramo Q

40 CAPITOLO 2. ARCHITETTURE MODULATORI QPSK 30 data rate in ingresso è in Figura(2.4), ad ogni data rate corrisponde un Figura 2.4: Modulatore QPSK classico 3 data rate clock ridotto ed un diverso interpolatore polifase, si tratta pertanto di una soluzione abbastanza onerosa in termini di implementazione su FPGA richiede infatti 6 interpolatori, il che significa nella migliore delle ipotesi la necessità di 6 sommatori ciascuno avente fino ad un massimo di 7 ingressi a 12 bit, la complessità è molto elevata quindi la massima frequenza ottenibile con questa architettura è bassa. Rispetto all architettura in Figura(2.4) si possono introdurre diverse ottimizzazioni, come mostrato dalla Figura(2.5) nella quale si utilizzano due soli interpolatori, uno per il ramo I e l altro per il ramo Q, essi sono dimensionati per il massimo rate d interpolazione, cioè 6, per esso la decomposizione polifase prevede 6 filtri FIR ognuno dei quali utilizza 7 coefficienti 13. Nel caso che invece di interpolare 6, che è il valore di default, si voglia interpolare 4 oppure 3 occorre caricare l insieme dei coefficienti corrispondente ed impostare la divisione in modo da avere il giusto valore del clock ridotto, l iterazione ciclica deve poi coinvolgere i primi 4 oppure i primi 3 rami della decomposizione polifase invece che tutti e 6 i rami Modulatore classico con f clk = 4 f if Lo schema in Figura(2.5) comporta una notevole riduzione della complessità tuttavia prevede ancora l utilizzo di un DDFS e di una coppia di moltiplicatori ciascuno con due ingressi a 12 bit, una loro implementazione su FPGA 13 valore desunto analizzando la risposta in frequenza ai tre diversi data rate

41 CAPITOLO 2. ARCHITETTURE MODULATORI QPSK 31 Figura 2.5: Modulatore QPSK classico 3 data rate Ottimizzato è particolarmente onerosa, basti pensare che nella Xilinx Virtex2 essi vengono realizzati come blocchi ad alto livello implementati nella BlockRAM 14 e pertanto ottimizzati per velocità e dissipazione. In realtà imponendo tra la frequenza di clock f clk e la frequenza intermedia desiderata f if il vincolo: f clk = 4 f if (2.2) si ha che il seno ed il coseno vengono campionati in corrispondenza degli angoli π 2, π, 3π 2, 2π e loro multipli in corrispondenza dei quali le due funzioni assumono uno dei 3 valori ( 1, 0, 1) come illustra la Tabella(2.2). Angolo (rad) Coseno Seno π 2 n 0 1 πn 1 0 3π 2 n 0 1 2πn 1 0 Tabella 2.2: Coseno e seno nel caso di f clk = 4 f if Il DDFS compie una enorme elaborazione cercando di approssimare questi valori come evidenziato dalla Figura(A.7) relativa ad una simulazione VHDL, tuttavia gli stessi possono essere ottenuti in maniera molto più efficiente e precisa utilizzando un contatore ed una ROM i quali sono in grado di generare una qualsiasi sequenza ripetitiva. Dati i valori assunti da seno e coseno la moltiplicazione non è una vera moltiplicazione ma si riduce a 14 Appendice(C.3.4.2)

42 CAPITOLO 2. ARCHITETTURE MODULATORI QPSK 32 lasciar passare il campione proveniente dall interpolatore SRRC, annullarlo oppure invertirlo in complemento a due a seconda che la funzione trigonometrica valga rispettivamente 1, 0 oppure 1. Lo schema che deriva dalle precedenti considerazioni è mostrato in Figura(2.6) Figura 2.6: Modulatore QPSK classico 3 data rate f clk = 4 f if Un ultima importante osservazione sulle sequenze seno e coseno che si hanno sotto l ipotesi f clk = 4 f if è che esse alternano uno zero ad un altro valore, quindi in sostanza effettuano un interpolazione di valore 2 che è in cascata a quella prodotta dall SRRC polifase, essa può pertanto essere ridotta consentendo al polifase di operare ad una frequenza più bassa, tale opportunità non è stata utilizzata in quanto l ortogonalità delle due sequenze consente un ottimizzazione ancor più rilevante come descritto nel Capitolo(4). L unico svantaggio arrecato dal vincolo f clk = 4 f if è che f if non è più 40MHz bensì 41, 25MHz, non appare tuttavia come una grande limitazione in quanto in ogni caso l uscita modulata, centrata sulla frequenza intermedia, deve essere traslata a frequenze più consone alla trasmissione satellitare.

43 Capitolo 3 Implementazione SRRC polifase 3.1 Sommario La struttura polifase ha un ruolo preponderante nell architettura del modulatore pertanto ogni miglioramento ad essa apportato si riversa in maniera proporzionale sulle prestazioni globali del circuito. Dopo aver descritto il progetto del filtro SRRC da essa ospitato, si passa a definire due diverse realizzazioni, la prima deriva direttamente dalla teoria e non è adatta ad una implementazione su FPGA, la seconda comporta una progettazione più elaborata ma l implementazione è semplificata, vengono presentate entrambe al fine di mettere in evidenza le scelte progettuali. 3.2 Progetto del filtro SRRC Le considerazioni emerse nella trattazione dell ISI 1 hanno portato ad individuare la seguente famiglia di spettri a coseno rialzato: T [ ( )] se 0 f (1+α) 2T T H rc (f) = cos πt α f (1 α) (1+α) 2T se 2T f (1 α) 2T 0 se 0 f (1 α) 2T (3.1) per essa le specifiche prevedono un fattore di roll-off α = 0, 35 scelto come compromesso tra utilizzazione della banda e complessità della realizzazione, la risposta in frequenza viene suddivisa equamente tra trasmissione e ricezione H T x (f) = H Rx (f) = H rc (f) (3.2) 1 Sezione(1.3.3) 33

44 CAPITOLO 3. IMPLEMENTAZIONE SRRC POLIFASE 34 in modo da poter utilizzare il filtro in ricezione anche come filtro adattato e quindi demodulatore secondo quanto visto in Sezione(1.3.1). Il progetto del filtro è stato effettuato col metodo del campionamento della risposta in frequenza data dalle equazioni (3.1) e (3.2), di essa si prendono N 1 2 campioni e per simmetria si ricavano i restanti N 1 2, effettuando per ciascuno di essi la IDFT 2 si ottiene un campionamento della risposta impulsiva e quindi gli N coefficienti del filtro SRRC. L espressione della IDFT è: h d (n) = N 1 k=0 H d (k) e j( 2π N )kn che per la condizione di simmetria si riduce a: (3.3) h d (n) = H d (0) + N 1 2 k=0 ( ) 2π H d (k) cos N kn (3.4) L anticausalità viene rimossa traslando la risposta impulsiva di N 1 2 campioni. Non necessariamente un numero di campioni maggiore si traduce in un aumento dell attenuazione del filtro in banda oscura, ad esempio il filtro SRRC interpolante 6 è stato realizzato con 39 coefficienti piuttosto che con i 42 consentiti dall architettura in quanto per quest ultimo valore gli estremi della risposta impulsiva hanno un ampiezza maggiore che si traduce in un innalzamento della soglia del rumore. Partendo da questa considerazione e tenendo conto del fatto che i tre valori di interpolazione vengono implementati tutti con una unica architettura, si è individuato il n di coefficienti ottimale nei tre casi, in particolare l interpolazione 3 viene realizzata con 19 coefficienti, l interpolazione 4 con 25 coefficienti e l interpolazione 6 con 39 coefficienti. La tecnica di progetto basata sul campionamento in frequenza ben si presta ad una eventuale compensazione della risposta in frequenza del DAC 3 dovuta al mantenimento di ordine zero: H DAC (f) = ( sin πf πf f s ) e jπ ( f fs ) (3.5) tale compensazione si realizza moltiplicando la risposta in frequenza dell SRRC per l inverso della risposta in frequenza del DAC per poi procedere al campionamento della risposta globale. 2 Inverse Discrete Fourier Transform 3 Digital Analog Converter

45 CAPITOLO 3. IMPLEMENTAZIONE SRRC POLIFASE Implementazione polifase SRRC La decomposizione polifase 4 può essere implementata in maniera immediata distribuendo ciclicamente i coefficienti del filtro SRRC su un banco di N filtri FIR con N pari al valore di interpolazione desiderata. Ogni FIR utilizza 7 coefficienti pertanto per interpolare 3 i 19 coefficienti con l aggiunta di due coefficienti nulli vengono distribuiti sui primi 3 FIR, per interpolare 4 i 25 coefficienti più 3 nulli sono applicati ai primi 4 FIR ed infine per interpolare 6 i 39 coefficienti più due nulli vengono distribuiti su tutti i FIR Modello Matlab Lo script Matlab CreaCoeffsFreqSamplScaled.m (Listato E.3.1) effettua il calcolo dei coefficienti del filtro SRRC in accordo alla teoria espressa in Sezione(3.2), in particolare la risposta in frequenza descritta dall equazione(3.1) è implementata dalla funzione RaisedCosineResponse.m (Listato E.3.3). La distribuzione dei coefficienti sui diversi filtri viene eseguita tramite la funzione applica polifase.m (Listato E.3.2), essa calcola il numero dei FIR in base al valore dell interpolazione poi associa a ciascuno di essi una riga in una matrice che viene riempita una colonna alla volta sino all esaurimento dei coefficienti. La sequenza dati di test viene applicata ad ognuno di questi FIR tramite la funzione filter, di Matlab, ottenendo una matrice con un numero di righe pari al numero di FIR ed un numero di colonne pari alla dimensione del vettore di test, gli elementi di questa matrice vengono prelevati colonna per colonna modellando così il comportamento del commutatore presente nella descrizione della architettura polifase ottimizzata, di questo vettore viene calcolato lo spettro. CreaCoeffsFreqSamplScaled.m (Listato E.3.1) consente anche di scalare i coefficienti al fine di utilizzare al massimo la dinamica della rappresentazione in complemento a due utilizzata 5 in particolare la somma che si effettua in ogni FIR del polifase deve valere al massimo 1, essa è nota a priori in quanto sono noti i coefficienti ed il segnale d ingresso appartiene all insieme (+1, 1). Lo stesso CreaCoeffsFreqSamplScaled.m (Listato E.3.1) consente il confronto tra il filtro progettato col campionamento in frequenza e quello che Matlab progetta automaticamente con la funzione rcosine, tale confronto mostra come le prestazioni del campionamento in frequenza siano nettamente superiori. La risposta in frequenza ed all impulso degli SRRC per i tre data rate richiesti in specifica è rappresentata nelle Figure (3.1), (3.2) e (3.3) che evidenziano una differenza di circa 40dB tra banda passante e banda oscura. 4 Appendice(B.3.2) 5 12 bit di cui 1 per il segno ed i restanti per la parte dopo la virgola

46 CAPITOLO 3. IMPLEMENTAZIONE SRRC POLIFASE 36 (a) Risposta in frequenza (b) Risposta all impulso Figura 3.1: SRRC 19 coefficienti interpolante 3 (a) Risposta in frequenza (b) Risposta all impulso Figura 3.2: SRRC 25 coefficienti interpolante 4 (a) Risposta in frequenza (b) Risposta all impulso Figura 3.3: SRRC 39 coefficienti interpolante 6

47 CAPITOLO 3. IMPLEMENTAZIONE SRRC POLIFASE Modello VHDL Le differenze sostanziali tra le due implementazioni VHDL del polifase risiedono nella strategia di creazione e distribuzione dei clock ridotti, generati a partire dal clock di sistema a 165MHz, e nella dislocazione della logica combinatoria Polifase standard gated-clock Questa realizzazione è costituita principalmente da due blocchi: SRRCxN: incorpora i FIR ed un multiplexer che seleziona ciclicamente, ad ogni colpo di clock, l uscita di uno di essi. RateAdapter: in funzione del data rate selezionato applica ad SRRCxN il giusto set di coefficienti, il clock ridotto ed una conta ciclica da 0 a N-1 essendo N il valore dell interpolazione SRRCxN Nello schema a blocchi in Figura(3.4), associato al file srrc x n.vhd Figura 3.4: SRRC interpolante 3, 4, 6

48 CAPITOLO 3. IMPLEMENTAZIONE SRRC POLIFASE 38 (Listato F.2.10), si ha che il multiplexer descritto in mux 6.vhd (Listato F.2.15) opera alla frequenza di clock mentre ciascuno dei 6 FIR descritto da fir 1.vhd (Listato F.2.11) e rappresentato in Figura(3.5) utilizza la Figura 3.5: FIR i esimo stessa temporizzazione dei dati in ingresso. I moltiplicatori sono in genere la parte più delicata nelle implementazioni di algoritmi DSP 6 su FPGA, laddove possibile è bene non utilizzarli o semplificarli al massimo, nel modulatore QPSK il segnale d ingresso ai FIR può assumere soltanto i valori 7 +1 e 1 pertanto ogni moltiplicatore può essere sostituito con una descrizione VHDL che ad ogni colpo del clock ridotto presenta in uscita il valore del coefficiente o il suo negato. La negazione di un numero rappresentato in complemento a due si realizza invertendone tutti i bit e sommando 1, necessita pertanto di un sommatore che è un altro dei circuiti critici dei DSP, per evitarlo dato il numero esiguo di coefficienti si è scelto di fornire alla descrizione VHDL fir multiplier.vhd (Listato F.2.13) che di fatto sostituisce il moltiplicatore, sia il coefficiente che il suo negato. La somma delle uscite dei moltiplicatori viene effettuata in adder 7.vhd (Listato F.2.12), un sommatore la cui complessità limita le prestazioni del modulatore sia perché è costituito da 7 ingressi a 12bit sia perché lo schema del modulatore in Figura(2.6) ne richiede 12. Gli elementi di ritardo tipici dei FIR sono realizzati con un registro a 6 Digital Signal Processing 7 due valori si rappresentano con 1 solo bit anche se in complemento a due a +1 corrisponde 01 e a 1 corrisponde 11

49 CAPITOLO 3. IMPLEMENTAZIONE SRRC POLIFASE 39 scorrimento SIPO 8 il cui VHDL è in shift reg.vhd (Listato F.2.14), tale soluzione è migliore rispetto al mettere in cascata 7 descrizioni FFD 9 in quanto segnala chiaramente al sintetizzatore VHDL che essi debbono esser posti quanto più vicini possibile tra di loro Rate Adapter Nello schema a blocchi in Figura(3.6), associato al file rate adapter.vhd Figura 3.6: Rate Adapter (Listato F.2.3), si ha che selector.vhd (Listato F.2.9) a seconda del data rate impostato tramite rate sel seleziona uno tra i contatori/divisori descritti da counter divider 3.vhd (Listato F.2.5), counter divider 4.vhd (Listato F.2.6) e counter divider 6.vhd (Listato F.2.8), tra essi il più critico è senza dubbio il contatore/divisore per 3 in quanto utilizza entrambe i fronti del clock e pertanto è come se operasse ad una velocità di clock doppia rispetto agli altri due. La selezione di quale banco di coefficienti utilizzare viene effettuata in coeffs selector.vhd (Listato F.2.4) basandosi sul valore di rate sel, si tratta di una descrizione non efficiente in quanto il sintetizzatore la implementa 8 Serial In Parallel Out 9 Flip Flop D

50 CAPITOLO 3. IMPLEMENTAZIONE SRRC POLIFASE 40 con un multiplexer le cui dimensioni divengono molto grandi al crescere del numero di coefficienti. Trattandosi di una architettura gated-clock, si ha che i clock ridotti vengono generati con elaborazioni combinatorie sul clock di sistema, ciò è da evitare in quanto un semplice rumore, termico o ambientale, può dar luogo a problemi di corsa critica, per questo motivo viene preferita la tecnica clockenable nella quale tutti i blocchi che richiedono il clock ridotto operano in realtà col clock di sistema ma dispongono di un segnale di abilitazione clockenable pilotato tramite della logica combinatoria anch essa temporizzata dal clock di sistema, in tal modo non è nemmeno più necessario che i clock ridotti abbiano un duty-cycle del 50% Risultati sperimentali Il VHDL di questo progetto è stato ampliamente testato ed ha rappresentato un punto di partenza verso una conoscenza più approfondita delle tematiche della sintesi tuttavia non è stata effettuata alcuna implementazione su FPGA in quanto l eccessiva sensibilità del gated-clock lo rende inadatto ad applicazioni spaziali dove i circuiti sono soggetti a radiazioni, stress meccanici e termici ROM Polifase clock-enable La Figura(3.5) è il punto di partenza per una semplificazione sostanziale del polifase e quindi del modulatore, essa evidenzia come ognuno degli addendi che giungono al sommatore può assumere solo due valori, quello del coefficiente o il suo negato, pertanto il numero di combinazioni possibili al suo ingresso è 2 7 = 128, un numero finito e tutto sommato limitato, di qui l idea di inserire in una ROM i risultati delle somme corrispondenti a queste 128 combinazioni, eliminando in tal modo il grosso sommatore che limita la massima frequenza di clock applicabile al modulatore. Ogni FIR viene pertanto realizzato con una ROM ed un registro a scorrimento nel quale fluiscono i simboli da trasmettere, le uscite in parallelo del registro individuano una locazione di memoria nella quale è memorizzato su 12 bit il risultato della somma. Un polifase che interpoli N si realizza con una unica ROM avente nelle prime 128 locazioni le somme per il primo FIR, nelle successive 128 le somme per il secondo FIR e così via sino alle somme per il FIR N esimo. Il multiplexer che ha il compito di iterare ciclicamente sulle uscite dei FIR si ottiene aggiungendo dei bit alla ROM e facendoli pilotare direttamente dal contatore/divisore che quindi in ogni periodo di clock va a selezionare un diverso banco di 128 locazioni di memoria corrispondente ad uno degli N FIR. Sulla base delle precedenti considerazioni il polifase che consente di implementare i 3 data rate richiesti dalle specifiche diviene quello in Fi-

51 CAPITOLO 3. IMPLEMENTAZIONE SRRC POLIFASE 41 gura(3.7), cui corrisponde il file srrc x n.vhd (Listato F.3.3), in esso Figura 3.7: SRRCxN versione ROM il segnale rate sel imposta il data rate e conseguentemente il multiplexer descritto in mux 3x12 (Listato F.3.5) insieme al demultiplexer demux 3x10.vhd (Listato F.3.4) seleziona la ROM da utilizzare tra quelle descritte in ROMx3.vhd (Listato F.3.6), ROMx4.vhd (Listato F.3.7) e ROMx6.vhd (Listato F.3.8). I valori da inserire nelle ROM sono determinati da CreaROM.m (Listato E.3.4) a partire dal file contenente i coefficienti scalati, esso calcola tutte le possibili somme per ogni FIR, le pone in cascata, implementando così un intero polifase, e produce delle descrizioni della ROM in uno dei 3 formati: COSTANTE: è il formato utilizzato per piccole ROM, viene sintetizzato infatti come un multiplexer le cui dimensioni possono divenire rilevanti. CASE: è adatto a ROM di medie dimensioni in quanto il costrutto VHDL CASE viene riconosciuto dal sintetizzatore XST che lo implementa sulla RAM distribuita in ogni CLB 10. BlockRAM: viene utilizzato per ROM di dimensioni molto grandi implementate tramite la BlockRAM 11 presente nella FPGA Virtex, è una soluzione che consente velocità di clock inferiori rispetto alla ROM distribuita nelle CLB, tuttavia è decisamente più agevole il Floorplanning 12. Il file di testo prodotto può essere applicato al Core Generator per ottenere la BlockRAM inizializzata. 10 Configurable Logic Block 11 Appendice(C.3.4.2) 12 Appendice(D.6)

52 CAPITOLO 3. IMPLEMENTAZIONE SRRC POLIFASE 42 La produzione e distribuzione dei clock ridotti a partire dal clock di sistema a 165MHz per i motivi precedentemente espressi non avviene più secondo la tecnica gated-clock ma secondo la clock-enable. I 3 contatori/- divisori utilizzati nel precedente progetto vengono soppiantati dal contatore/divisore programmabile descritto in counter.vhd (Listato F.3.2), esso produce sia la conta ciclica sino ad N 1 che la produzione di un impulso di abilitazione ogni N colpi di clock destinato alle descrizioni che debbono operare a velocità ridotta. Apparentemente, per quello che riguarda i vincoli sulle temporizzazioni, il clock-enable introduce un abbassamento della massima frequenza di clock in quanto circuiti ai quali prima si applicava il vincolo del clock ridotto ora si vedono applicato il vincolo del clock di sistema che è più stringente, tuttavia per essi si può settare una specifica denominata multi-cycle che comunica al sintetizzatore di rilassare le loro temporizzazioni di un fattore N Risultati sperimentali Per la versione ROM clock-enable del polifase sono state effettuate le due seguenti verifiche sperimentali: VHDL: si è applicata alla descrizione VHDL del polifase la medesima sequenza applicata al polifase Matlab, gli spettri risultanti sono praticamente coincidenti come illustra la Figura(3.8) riferita ad un clock di Figura 3.8: Confronto Polifase VHDL Polifase Matlab

53 CAPITOLO 3. IMPLEMENTAZIONE SRRC POLIFASE 43 sistema di 40MHz generata tramite PolyphasePSDVHDLvsPSD- Matlab.m (Listato E.3.5). FPGA: l implementazione su FPGA è stata abbastanza elaborata per via della necessità di adattare il ritmo dei dati provenienti dal patterngenerator con il ritmo del segnale di abilitazione generato a partire dal clock di sistema, la soluzione trovata viene descritta in Sezione(4.3.2), qui ci si limita a riportare i risultati ottenuti tramite PolyphaseP- SDFPGAvsPSDMatlab.m (Listato E.3.7) in termini di confronto spettrale col modello Matlab, essi sono graficati in Figura(3.9) che Figura 3.9: Confronto Polifase FPGA Polifase Matlab ricalca quella ottenuta per il modello VHDL.

54 Capitolo 4 Implementazione Modulatore QPSK 4.1 Sommario I principali risultati di questa Tesi sono racchiusi in questo capitolo dove vengono illustrati due diverse realizzazioni, una ricalca lo schema classico del modulatore QPSK mentre l altra è una diretta estensione del progetto ROM Polifase clock-enable 1. Il modello Matlab dell intero canale di comunicazione comprendente trasmettitore, canale e ricevitore, ha consentito sia una valutazione qualitativa dei risultati tramite gli spettri che una misura quantitativa tramite la BER agevolando inoltre lo sviluppo di entrambe i modelli VHDL. 4.2 Modello Matlab La descrizione del modello è sia in QPSKModemPSDeBERVHDLvsMatlab.m (Listato E.4.4) che in QPSKModemPSDFPGAvsPSDMatlab.m (Listato E.4.6), la sua definizione si basa, per quel che riguarda il trasmettitore, sullo schema del modulatore classico con f clk = 4 f if di Figura(2.6) mentre per il ricevitore si è utilizzata la teoria della demodulazione con filtro adattato 2 ed il criterio di decisione ML descritto in Sezione(1.3.2), essa è di riferimento anche per la caratterizzazione del rumore introdotto dal canale. Segue una breve descrizione del modello: Trasmettitore: dal rapporto tra la frequenza di clock ed il ritmo di simbolo viene dedotto il file di coefficienti da utilizzare, essi sono calcolati da CreaCoeffsFreqSamplScaled.m (Listato E.3.1) e memorizzati in SRRCx3 FreqSampl scaled.dat, SRRCx4 FreqSampl scaled.dat e 1 Sezione(3.4.2) 2 Sezione(1.3.1) 44

55 CAPITOLO 4. IMPLEMENTAZIONE MODULATORE QPSK 45 SRRCx6 FreqSampl scaled.dat. La sequenza randomica dei bit da trasmettere viene caricata da bit tx.dat ed è anche utilizzata per caratterizzare il modello VHDL e l implementazione su FPGA al fine di poter effettuare confronti in termini di BER. Dalla sequenza bit tx se ne ottengono due, quella contenente i bit dispari viene applicata al ramo I del modulatore mentre l altra, contenente i bit pari, viene applicata al ramo Q per poi essere applicate entrambe ai due filtri SRRC polifase, implementati tramite applica polifase.m (Listato E.3.2). Le uscite degli interpolatori sono moltiplicate rispettivamente con i campioni del coseno e del seno rispondenti al vincolo f clk = 4 f if, i campioni risultanti vengono poi sommati. Canale: viene sommato del rumore gaussiano al segnale in uscita dal modulatore, nel caso di un rumore quantificato con Eb/No = 6dB l effetto è rappresentato in Figura(4.1). (a) Uscita Tx QPSK (b) Ingresso Rx QPSK Figura 4.1: Effetto del canale sul segnale modulato QPSK Ricevitore: il segnale QPSK affetto da rumore viene applicato ad un ADC 3 e successivamente moltiplicato per i campioni delle due portanti in quadratura, il successivo filtro adattato utilizza i medesimi coefficienti dell SRRC in trasmissione ma mantiene inalterato il ritmo dei campioni, i simboli che si ottengono alla sua uscita vengono applicati al decisore implementato tramite la funzione demodmap di Matlab. La sequenza di bit ricevuta viene confrontata con quella trasmessa, non essendo stati utilizzati dei bit di segnalazione tale operazione si effettua traslando la sequenza ricevuta di un numero di bit N bit sfasamento Matlab rispetto a quella trasmessa, il valore viene determinato in maniera empirica effettuando diverse traslazioni e scegliendo quella cui corrisponde il minimo numero di bit errati. 3 Analog Digital Converter

56 CAPITOLO 4. IMPLEMENTAZIONE MODULATORE QPSK 46 Lo script CreaTabellaBER.m (Listato E.4.1) consente una valutazione globale delle prestazioni del modulatore, esso infatti confronta sia in forma tabellare che grafica la probabilità d errore teorica con la BER ricavata sperimentalmente, a tal fine si avvale della funzione calcolaber.m (Listato E.4.2) che valuta la BER in corrispondenza di un dato valore di Eb/No. Il numero di bit applicati al modulatore è funzione di Eb/No infatti se ad esempio per un dato valore di Eb/No la probabilità d errore è dell ordine di 10 4 allora il numero di bit da trasmettere è La Tabella(4.1) è riferita al data rate 110Mbps e alla frequenza di clock 165MHz cui corrisponde Eb/No (db) Probabilità d errore teorica BER Modem QPSK Matlab Tabella 4.1: Tabella prestazioni modem Matlab in termini di BER la curva del BER rappresentata in Figura(4.2). Figura 4.2: Grafico prestazioni modem Matlab in termini di BER

57 CAPITOLO 4. IMPLEMENTAZIONE MODULATORE QPSK Modelli VHDL Dopo aver introdotto la realizzazione VHDL dello schema di principio presentato in Figura(2.6) si passa alla descrizione del progetto ThinModulator che incorpora tutte le ottimizzazioni dedotte nel capitolo precedente e ne introduce altre consentite dall ortogonalità dei due rami del modulatore QPSK Modulatore classico Lo schema in Figura(4.3) corrisponde a Modulator BlockRAM.vhd Figura 4.3: Modulatore classico (Listato F.4.1), si assume che il modulatore riceva in ingresso sia la sequenza dei bit pari che quella dei bit dispari, esse vengono applicate al filtro SRRC polifase in Figura(4.4) che si differenzia da quello di Figura(3.7) unicamente per il modo in cui vengono memorizzati i risultati delle somme, non più in 3 ROM distribuite nelle CLB bensì in un unica RAM 4 abilitata soltanto in lettura ed implementata nella BlockRAM 5 tramite un Core Xilinx. Trattandosi di un modulatore QPSK per applicazioni spaziali sono importanti sia le dimensioni che la massima frequenza di clock implementabile, nel progetto della RAM si è scelto di ottimizzare quest ultimo aspetto inserendo le somme per ogni interpolatore SRRC in 1024 locazioni di memoria 4 inizializzata con il file generato da CreaROM.m (Listato E.3.4) 5 Appendice(C.3.4.2)

58 CAPITOLO 4. IMPLEMENTAZIONE MODULATORE QPSK 48 Figura 4.4: SRRCxN versione RAM indipendentemente dal fatto che siano tutte necessarie oppure no, in tal modo si può selezionare un SRRC oppure un altro applicando il segnale rate sel ad ulteriori 2 bit di indirizzo della RAM la quale quindi non richiede alcuna logica combinatoria a monte della sua rete di indirizzamento intrinseca. La descrizione VHDL del polifase è in srrc x n.vhd (Listato F.4.6) mentre il file per la simulazione della RAM è ram.vhd (Listato F.4.7) tuttavia si può evitare l utilizzo del Core Xilinx istanziando 12 BlockRAM nel formato bit come in Figura(4.5). Figura 4.5: RAM Le due portanti in quadratura sono generate da NCO basic.vhd (Listato F.4.5) a partire dal clock di sistema mediante un contatore modulo 4

59 CAPITOLO 4. IMPLEMENTAZIONE MODULATORE QPSK 49 alla cui conta ciclica vengono associati i valori di coseno e seno riportati in Tabella(4.2), i campioni delle portanti così generate vengono moltiplicati per Valore contatore Coseno Seno Tabella 4.2: Generazione funzioni trigonometriche col contatore i campioni provenienti dagli SRRC, in particolare in multiplier I Q.vhd (Listato F.4.4) essi vengono lasciati passare, annullati oppure invertiti a seconda del valore della corrispondente portante per poi essere sommati in adder I Q.vhd (Listato F.4.2) la cui complessità può essere evitata, sostituendo il sommatore con un più semplice commutatore operante alla frequenza di clock, i due ingressi sono infatti alternativamente nulli. Tale ottimizzazione, così come le prove sperimentali e la successiva implementazione su FPGA, è stata inserita nella rielaborazione del progetto denominata ThinModulator la quale include anche l interfacciamento tra il modulatore e la sorgente dei dati ThinModulator Il nome ThinModulator 6 evidenzia come in questo progetto siano state inserite tutte le ottimizzazioni rese possibili dalla modulazione QPSK, esse sono evidenziate dal diagramma temporale in Figura(4.6), relativo alla rea- Figura 4.6: Temporizzazioni modulatore classico 6 modulatore snello in inglese

60 CAPITOLO 4. IMPLEMENTAZIONE MODULATORE QPSK 50 lizzazione VHDL del modulatore classico di Figura(4.3), in particolare si evincono due considerazioni: 1. l uscita QPSK out del modulatore si ottiene prelevando alternativamente l uscita QPSK I del moltiplicatore sul ramo I oppure l uscita QPSK Q del moltiplicatore sul ramo Q. 2. le sequenze seno e coseno sono sfasate tra loro di 90, immaginando di sommarle algebricamente si ottiene una sequenza che per due periodi di clock vale +1 e per i successivi due periodi vale 1. su di esse si basa il ThinModulator mostrato in Figura(4.7), Figura 4.7: ThinModulator i due interpolatori SRRC vengono realizzati con una unica RAM in quanto il contenuto per il ramo I è uguale a quello del ramo Q inoltre, come evidenziato in Figura(4.6), un campione ogni due dell uscita del polifase viene annullato nel successivo moltiplicatore, pertanto è sensato intercalare i campioni, cosa che del resto nello schema in Figura(4.3) veniva effettuata dal sommatore d uscita. Il commutatore mux 2x7.vhd (Listato F.5.10) provvede ad inviare alternativamente all unica RAM un indirizzo oppure l altro, vengono poi aggiunti 2 bit per la selezione del FIR 7 ed altri 2 bit per la selezione del data rate. Nell architettura ThinModulator le moltiplicazioni e la somma finale vengono tutte effettuate in mult C2 adder.vhd (Listato F.5.9) che opera in maniera ciclica lasciando passare inalterati 2 campioni provenienti dalla RAM ed invertendo i successivi due. Il ThinModulator necessita per il suo funzionamento del contatore programmabile counter.vhd (Listato F.3.2) descritto nella Sezione(3.4.2), esso genera il segnale di abilitazione per la tecnica clock-enable e la conta ciclica che va a selezionare l N esimo banco di 128 locazioni nella RAM corrispondente all N esimo FIR del polifase SRRC. 7 e quindi del banco di 128 locazioni di memoria

61 CAPITOLO 4. IMPLEMENTAZIONE MODULATORE QPSK 51 Il modulatore QPSK effettivamente implementato sulla FPGA è quello il cui schema a blocchi è rappresentato in Figura(4.8), esso include anche Figura 4.8: FIFO RAM ThinModulator una interfaccia verso il mondo esterno resasi necessaria in quanto il clock associato ai dati provenienti dal pattern-generator ha la stessa frequenza del segnale clock-enable ma la relazione di fase tra i due è aleatoria e pertanto si possono verificare situazioni non previste in fase di progetto. Le possibili soluzioni al problema sono due: 1. utilizzare il clock dei dati per produrre il clock di sistema, da esso poi si ricava il segnale clock-enable, la soluzione è impraticabile in quanto le specifiche implicano la moltiplicazione del clock per fattori 3, 4 e 6 mentre la FPGA Virtex consente soltanto la moltiplicazione per 2 utilizzando una ClkDLL 89 come in Figura(4.9). oppure per 4 mettendone due in cascata. 2. una FIFO 10 consente di mettere in fase le due temporizzazioni, essa è costituita da un registro a scorrimento nel quale i dati vengono scritti utilizzando la temporizzazione che giunge dal pattern-generator e letti utilizzando quella prodotta localmente dal contatore programmabile counter.vhd (Listato F.3.2). L unica soluzione che soddisfa le specifiche del modulatore è la 2) tuttavia essa richiede che le due temporizzazioni abbiano la stessa frequenza altrimenti dopo poco tempo la FIFO o si svuota o si riempie completamente determinando così perdita di informazione, per soddisfare questo vincolo si 8 Appendice(C.3.4.1) 9 la frequenza minima in ingresso alla ClkDLL è 25MHz 10 First In First Out

62 CAPITOLO 4. IMPLEMENTAZIONE MODULATORE QPSK 52 Figura 4.9: Clock 2 è scelto di inviare al pattern-generator, quale sincronismo per l emissione dei dati, il segnale di clock-enable che si ottiene a partire dal clock di sistema 11. Lo schema dell interfaccia tra il modulatore e la sorgente dati è in Figura(4.10) cui corrisponde Data Source Interface.vhd (Listato F.5.3), la Figura 4.10: Interfaccia modulatore sorgente dati FIFO è stata implementata con un Core Xilinx per la cui simulazione si utilizza asynch fifo 2x15.vhd (Listato F.5.4), il clock in scrittura è quello proveniente dal pattern-generator mentre quello in lettura è il clock di sistema tuttavia l abilitazione alla lettura è determinata dal segnale clock-enable proveniente dal counter.vhd (Listato F.3.2). La logica che gravita intorno 11 40MHz per la scheda DINI sulla quale è stato implementato il modulatore

63 CAPITOLO 4. IMPLEMENTAZIONE MODULATORE QPSK 53 alla FIFO ha il compito di consentire la prima lettura soltanto dopo che essa sia stata parzialmente riempita, si deve cioè attendere che il segnale almost-empty passi per la prima volta al livello logico basso Risultati sperimentali Test VHDL La medesima sequenza dati applicata al modello Matlab è stata applicata alla descrizione VHDL, l uscita è poi nuovamente esportata in Matlab dove, dopo una conversione dalla rappresentazione in complemento a due al formato reale, ne viene prodotto e visualizzato lo spettro confrontandolo con quello ottenuto con il modello Matlab del modem, i due sostanzialmente coincidono come mostrato in Figura(4.11) riferita ad un modulatore interpolante 3 e che, per garantire conformità con Figura 4.11: Confronto Modulatore x3 VHDL Matlab i risultati dell implementazione su FPGA 12, opera ad una frequenza di clock di 40MHz. Per una verifica più puntuale lo stesso script QPSKModemP- SDeBERVHDLvsMatlab.m (Listato E.4.4) realizza anche una misura di BER, a tal fine viene aggiunto del rumore gaussiano dovuto al canale ed il segnale risultante è poi applicato al demodulatore che richiede di esser tarato con la procedura inserita quale commento nello script, la corretta taratura del demodulatore consente di ottenere misure di BER praticamente identiche ai risultati teorici. 12 la scheda DINI ospita un quarzo a 40MHz eventualmente modificabile

64 CAPITOLO 4. IMPLEMENTAZIONE MODULATORE QPSK Test FPGA La sequenza da trasmettere è stata caricata nel Pattern Generator tramite il file di testo prodotto da CreaSequenzaPatternGenerator.m (Listato E.2.2) del quale si propone il seguente stralcio: ASCII ASCDOWN FORMAT:MODE FULL FORMAT:CLOCK EXTERNAL, LEFifty LABEL dummy, 24 LABEL data_in_srrcxn_tx_q, 4 LABEL rate_sel_x3, 4 LABEL reset, 4 LABEL data_in_srrcxn_tx_i, 4 VECTOR *M essa segnala al pattern-generator di predisporsi per ricevere dall esterno il sincronismo per il clock associato ai dati emessi i quali sono allocati sui canali data in SRRCxN tx I e data in SRRCxN tx Q mentre rate sel x3 imposta il data rate e reset consente l inizializzazione della FP- GA. Il segnale reset è al livello 1 soltanto nella sequenza che precede *M in quanto questa viene emessa una sola volta mentre la sequenza successiva viene ripetuta ciclicamente un numero infinito di volte.

65 CAPITOLO 4. IMPLEMENTAZIONE MODULATORE QPSK 55 Le connessioni tra pattern-generator, scheda DINI ed analizzatore di stati logici sono descritte nel seguente testo estratto dal file.ucf il quale viene utilizzato per immettere i vincoli fisici e temporali nella sintesi del progetto sulla FPGA Xilinx Virtex1000BG560-4: ################################################ NET "clk" LOC = "D17"; #clock a 40MHz interno ################################################ # POD CLK PATTERN GENERATOR # ################################################ NET "data_in_clk" LOC = "A17"; #JP11 pin 12 NET "data_in_clk_sync" LOC = "C28"; #JP1 pin 20 ################################################ # POD 1 PATTERN GENERATOR # ################################################ NET "reset" LOC = "AE31"; #JP12 pin 10 NET "data_in_i" LOC = "AD29"; #JP12 pin 8 NET "data_in_q" LOC = "V29"; #JP12 pin 3 ################################################ # POD 2 PATTERN GENERATOR # ################################################ NET "rate_sel<0>" LOC = "V31"; #JP12 pin 4 NET "rate_sel<1>" LOC = "Y29"; #JP12 pin 6 # ################################################ # POD 2 ANALIZZATORE STATI # ################################################ NET "modulator_out<0>" LOC = "C29"; #JP6 pin 1 NET "modulator_out<1>" LOC = "A31"; #JP6 pin 3 NET "modulator_out<2>" LOC = "B30"; #JP6 pin 5 NET "modulator_out<3>" LOC = "C30"; #JP6 pin 7 NET "modulator_out<4>" LOC = "D28"; #JP6 pin 9 NET "modulator_out<5>" LOC = "F29"; #JP6 pin 13 NET "modulator_out<6>" LOC = "H31"; #JP6 pin 15 NET "modulator_out<7>" LOC = "P30"; #JP6 pin 19 NET "modulator_out<8>" LOC = "A28"; #JP6 pin 4 NET "modulator_out<9>" LOC = "C27"; #JP6 pin 8 NET "modulator_out<10>" LOC = "D32"; #JP6 pin 10 NET "modulator_out<11>" LOC = "E30"; #JP6 pin 12 NET "data_out_clk" LOC = "B29"; #JP1 pin 19 ################################################ # AZIONAMENTO MANUALE # ################################################ NET "count_clk_en_reset" LOC = "AK24"; #JP12 pin 15

66 CAPITOLO 4. IMPLEMENTAZIONE MODULATORE QPSK 56 Al fine di agevolare il raggiungimento dei vincoli temporali con stati scelti i pin della FPGA più vicini alle 12 BlockRAM utilizzate nel progetto, esse si trovano infatti distribuite in due colonne laterali. L analizzatore di stati logici consente di prelevare dall uscita del modulatore un pacchetto di campioni adiacenti, applicandoli allo script Matlab QPSKModemPSDFPGAvsPSDMatlab.m (Listato E.4.6) sono stati ottenuti gli spettri mostrati nelle figure (4.12), (4.13) e (4.14), essi evidenziano una forte similitudine tra il risultato teorico ed il risultato sperimentale. Figura 4.12: Confronto Modulatore x3 FPGA Matlab

67 CAPITOLO 4. IMPLEMENTAZIONE MODULATORE QPSK 57 Figura 4.13: Confronto Modulatore x4 FPGA Matlab Figura 4.14: Confronto Modulatore x6 FPGA Matlab

68 Capitolo 5 Conclusioni E stato progettato ed implementato su FPGA un modulatore QPSK con ottime prestazioni sia in termini di purezza spettrale che di BER, la semplicità dell architettura individuata la rende fortemente suscettibile ai continui progressi apportati alle moderne FPGA dalle principali fonderie. Possibili evoluzioni di questo lavoro di Tesi possono riguardare i seguenti aspetti: determinazione del numero di bit effettivamente necessari in uscita dal modulatore, una riduzione in tal senso si rifletterebbe proporzionalmente sulle dimensioni della ROM. il modulatore è pensato per applicazioni spaziali, un ambiente particolarmente ostile per i circuiti a larga scala di integrazione richiede pertanto l implementazione di una tecnica di riconfigurazione ciclica volta a ridurre gli effetti delle radiazioni sul funzionamento del circuito. realizzazione di una scheda che applichi l uscita del modulatore ad un convertitore digitale/analogico il quale dovrà essere precompensato tramite i coefficienti del filtro ospitato dalla struttura polifase. L architettura proposta è stata sviluppata su FPGA tuttavia essa si compone di una ROM, dei registri a scorrimento e poca altra logica combinatoria, si può pertanto ipotizzare una realizzazione non su logiche programmabili quali FPGA o ASIC bensì su componenti VLSI commerciali. 58

69 Appendice A Sintesi diretta di frequenza digitale A.1 Sommario La generazione di portanti sinusoidali, una delle funzioni chiave dell elettronica applicata alle telecomunicazioni, è stata realizzata con tecniche analogiche sino agli anni 70 quando l avvento dei circuiti a larga scala d integrazione ha aperto la strada a realizzazioni digitali con prestazioni decisamente superiori, esse permettono infatti di variare la frequenza in istantaneamente e con continuità di fase raggiungendo risoluzioni dell ordine del µhz, il tutto con costi e dimensioni contenuti. L unico aspetto nel quale le tecniche analogiche sono superiori è l estensione spettrale che raggiunge diversi GHz pertanto la norma di progetto è di utilizzare tecniche digitali laddove possibile ed integrarle con tecniche analogiche negli altri casi. A.2 DDFS La sintesi diretta di frequenza digitale si basa sullo schema in Figura(A.1) che viene indifferentemente denominato DDS 1, NCO 2 oppure DDFS, esso genera una funzione a frequenza arbitraria e non lineare, quale il seno o il coseno 3, nei tre seguenti passi: 1. genera una sequenza di valori dell argomento variabile in funzione della frequenza che si desidera ottenere. 2. associa alla sequenza generata le corrispondenti ampiezze del seno o del coseno. 1 Direct Digital Synthesizer 2 Numerical Control Oscillator 3 caratterizzate tuttavia da un argomento ϕ lineare nel tempo 59

70 APPENDICE A. SINTESI DIRETTA DI FREQUENZA DIGITALE 60 Accumulatore di fase Registro A-1 Incremento A-1 A Registro A fase (T) di fase P Convertitore Fase-Ampiezza B Convertitore Digitale/Analogico Filtro A Figura A.1: Schema di principio DDFS 3. converte in analogico l ampiezza espressa in digitale. Con riferimento alla Figura(A.1) la sequenza dei valori dell argomento, ciascuno rappresentato con A bit, viene generata mediante l accumulatore di fase, esso si compone di un registro di fase e di un sommatore che aggiunge al valore precedentemente contenuto nel registro il valore T di una parola di sintonia contenuta in un registro ad A 1 bit 4. Variando il valore T contenuto nel registro di incremento il progettista o l operatore ha modo di variare la frequenza generata dal DDFS: f out = T f clk 2 A (A.1) per variare la risoluzione in frequenza occorre invece cambiare il numero di bit A del registro di fase, si tratta di un valore da decidere in sede di progetto tenendo conto della applicazione cui è destinato il DDFS, valori elevati di A infatti aumentano la risoluzione, pari a f clk, ma comportano una 2 A maggiore complessità circuitale e conseguentemente una minor frequenza di clock applicabile al sistema il ché per il teorema di Nyquist 5 si traduce in una riduzione della massima frequenza generabile. Dopo aver generato la rampa di fase il convertitore fase/ampiezza la trasforma nella funzione sinusoidale prescelta, esso ha in ingresso P bits con P A in quanto l utilizzo di tutti i bit che provengono dall accumulatore di fase determina una complessità non gestibile indipendentemente dal modo in cui il convertitore è realizzato. Il troncamento della fase determina in uscita dal DDFS la presenza di spurie la cui distribuzione ed ampiezza può tuttavia essere controllata mediante una opportuna pianificazione delle frequenze. 4 per ottemperare al criterio di Nyquist 5 Appendice(B.2)

71 APPENDICE A. SINTESI DIRETTA DI FREQUENZA DIGITALE 61 La sequenza discreta ottenuta dal convertitore fase-ampiezza viene applicata ad un DAC il cui numero di bit B in ingresso determina il massimo livello delle spurie da esso prodotte, l ordine zero del campionamento da poi luogo ad una sagomatura sin(x) x dello spettro che richiede una precompensazione. Il filtro anti-aliasing ha il compito di lasciare passare in uscita il solo Figura A.2: Spettro in uscita dal DAC spettro compreso nella banda 0 < f out < f clk 2 detta di Nyquist. A.3 Pianificazione delle frequenze A.3.1 Spurie dovute al DAC Come evidenziato in Figura(A.2) la non-linearità del DAC genera alla sua uscita oltre alla frequenza fondamentale f out anche delle immagini aventi frequenza f clk ± f out, scegliendo f out > f Nyquist abbiamo che la prima immagine cade nella banda di Nyquist e quindi non può essere filtrata pertanto, tenendo conto anche della banda di transizione non nulla del filtro anti-aliasing, si ha che la massima frequenza generabile è dell ordine di 0, 4f out. La distribuzione delle spurie dovute al DAC è imposta dalla relazione tra f clk e f out mentre la loro ampiezza è determinata dal numero di bit B in particolare abbiamo che il rapporto S N espresso in db tra il segnale ed il rumore di quantizzazione [10] vale: S N (db) = 6.02 B log 10(F F S) (A.2) dove con FFS si indica la percentuale del fondoscala a cui lavora il DAC. La potenza del rumore di quantizzazione è costante per un dato valore di B pertanto se si riduce la banda utile ossia si lavora in una frazione della banda di Nyquist si ottiene un miglioramento del rapporto S N.

72 APPENDICE A. SINTESI DIRETTA DI FREQUENZA DIGITALE 62 A.3.2 Spurie dovute al troncamento della fase La risoluzione in frequenza aumenta al crescere del numero di bit A nell accumulatore di fase tuttavia, allo stato attuale della tecnica, soltanto i P bit più significativi possono essere applicati al convertitore fase-ampiezza che altrimenti diviene irrealizzabile. Il troncamento da luogo ad un errore che è periodico e pertanto produce delle frequenze spurie in uscita dal DDFS, la loro ampiezza varia da un minimo di 0 quando i P bit eliminati sono tutti 0, condizione che si verifica per 6 : GCD ( T, 2 (A P )) = 2 (A P ) (A.3) ad un massimo di 6.02P dbc nel caso l MSB 7 dei P bit troncati sia 1 e tutti gli altri siano 0 il che accade se: GCD ( T, 2 (A P )) = 2 (A P ) (A.4) Per comprendere la distribuzione di queste spurie si parte dall osservazione che il segnale d errore è proprio la parola troncata espressa su R = A P bits, la parola di sintonia ad essa associata è ET W = T mod ( 2 R) la quale accumulandosi da luogo alla forma d onda a dente di sega di Figura(A.3) avente frequenza fondamentale F 0 = F clk ( ET W 2 R ) e spettro rappresentato Figura A.3: Andamento nel tempo della parola troncata in Figura(A.4). Le righe spettrali che cadono in multipli dispari della banda Figura A.4: Spettro dente di sega di Nyquist hanno delle immagini proprio all interno di essa e pertanto non sono eliminabili mediante filtraggio, si può soltanto ridistribuirne la potenza 6 GDC indica il massimo comun divisore tra i due argomenti 7 Most Significant Bit

73 APPENDICE A. SINTESI DIRETTA DI FREQUENZA DIGITALE 63 mediante la tecnica del dithering che consiste nel distruggere la periodicità aggiungendo delle quantità randomiche prima del troncamento. A.4 Convertitore Fase-Frequenza Vi sono due tipi di convertitore fase-ampiezza: ROM le fasi troncate in uscita dall accumulatore di fase individuano delle locazioni di memoria in una ROM le quali contengono la corrispondente ampiezza del seno o del coseno. La simmetria del coseno e del seno consente di ridurre le dimensioni della ROM limitandosi a memorizzare i valori delle ampiezze per le sole fasi comprese tra 0 e 90 ed utilizzando i due bit più significativi della parola di fase troncata per ricostruire l ampiezza corretta come in Figura(A.5). Figura A.5: Ottimizzazione del convertitore fase-ampiezza CORDIC la simmetria del coseno e del seno viene utilizzata anche nella soluzione CORDIC [9], della quale esistono due forme denominate Vectoring CORDIC e Rotation CORDIC, quest ultima è quella utile per la generazione di seno e coseno a partire dall argomento, si cerca infatti di annullare l angolo ϕ iniziale sommando e sottraendo ad esso degli angoli via via più piccoli, al crescere del numero di iterazioni aumenta la precisione del risultato e conseguentemente migliora l approssimazione sia per il seno che per il coseno dell angolo di partenza. L algoritmo è adatto ad applicazioni digitali in quanto le rotazioni si basano su moltiplicazioni per potenze di due. La ROM risulta una soluzione conveniente nel caso si scelga una fase troncata con al massimo 14 bit [14], oltre conviene la soluzione CORDIC la quale ha anche il vantaggio di produrre congiuntamente ed in maniera

74 APPENDICE A. SINTESI DIRETTA DI FREQUENZA DIGITALE 64 intrinseca sia seno che coseno risultando ottimale per la realizzazione di un modulatore con portanti in quadratura, per questi motivi nel seguito verrà tralasciata la trattazione del DDFS basato sulla ROM. A.4.1 Algoritmo CORDIC Si basa su di una rotazione planare che trasforma un vettore (X i, Y i ) in un nuovo vettore (X n, Y n ), la forma matriciale di una generica rotazione Y (Xn, Yn) (Xi, Yi) X Figura A.6: Rotazione planare planare di un angolo ϕ è [ Xn Y n ] [ cos ϕ sin ϕ = sin ϕ cos ϕ ] [ Xi Y i ] (A.5) trattandosi di un algoritmo iterativo la rotazione ϕ viene scomposta in n rotazioni ϕ i ciascuna delle quali è espressa dalla [ Xi+1 Y i+1 ] [ ] [ ] cos ϕi sin ϕ = i Xi sin ϕ i cos ϕ i Y i (A.6) da cui raccogliendo cos (ϕ i ) si ha [ Xi+1 Y i+1 ] = cos ϕ i [ 1 tan ϕ i tan ϕ i 1 ] [ Xi Y i ] (A.7) quest ultima forma è vantaggiosa in quanto il numero di moltiplicazioni passa da 4 a 3, l ulteriore vincolo tan ϕ i = S i 2 ( i) (A.8)

75 APPENDICE A. SINTESI DIRETTA DI FREQUENZA DIGITALE 65 con S i { 1; +1} consente di ottimizzare l implementazione su sistemi digitali in quanto le moltiplicazioni per potenze di due si ottengono facendo scorrere il contenuto di un registro in una direzione o nell altra. Il valore di S i alla i esima iterazione viene determinato richiedendo che sia minima la differenza tra l angolo iniziale e l angolo che si ottiene dalla somma degli angoli delle iterazioni precedenti, se tale differenza è minore di zero allora S i = 1 altrimenti S i = +1. Il vincolo descritto dall equazione(a.8) è fondamentale nella semplificazione dell algoritmo in quanto cos (ϕ i ) = cos ( ϕ i ) e quindi per una data iterazione n la produttoria dei cos (ϕ i ) delle iterazioni precedenti è nota a priori e vale K n = n 1 i=0 K i = n 1 i=0 ( ( )) 1 cos arctan 2 i = n 1 i= ( 2i) (A.9) tale valore approssima 0, per n ma già per n = 5 vale 0, pertanto per algoritmi CORDIC con un numero di iterazioni maggiori di 10 si può considerare un numero costante soprattutto in considerazione della lunghezza finita dei registri. Il reciproco di K vale approssimativamente 1, ed è denominato guadagno del CORDIC, se occorre che il vettore risultante abbia modulo unitario deve essere compensato utilizzando una delle seguenti strategie: 1. per la prima iterazione si ha X i = 1, Y i = 0, alla fine occorre dividere sia X n che Y n per il guadagno. 2. iniziando con X i = , Y i = 0 non è poi necessario dividere per il guadagno tuttavia le prestazioni sono inferiori rispetto alla soluzione precedente in quanto 0, non è potenza di due e quindi la sua implementazione in un registro implica un errore iniziale. 3. compensazione del guadagno ad ogni iterazione. Omettendo K per semplicità di rappresentazione si ha che l i esima iterazione del CORDIC è descritta dalle equazioni: X i+1 = X i S i 2 ( 2i) Y i Y i+1 = Y i + S i 2 ( 2i) X i (A.10) ϕ i+1 = ϕ i S i arctan 2 ( 2i) A.5 Descrizione modello matematico Lo script Matlab che descrive l NCO è NCO Q.m (Listato E.1.1), tramite Imposta frequenze Q (Listato E.1.2) vengono impostate la frequen-

76 APPENDICE A. SINTESI DIRETTA DI FREQUENZA DIGITALE 66 za di clock e quella desiderata in uscita mentre Imposta NCO Q.m (Listato E.1.3) consente di impostare i parametri: n bit acc N di bit accumulatore di fase n periods N di periodi della funzione generata n bit cordic N di bit per la fase troncata n it cordic N di iterazioni del CORDIC n bit dac N di bit per seno e coseno prodotti dal CORDIC L accumulatore di fase in Crea super accumulatore Q.m (Listato E.1.4) è modellato con un vettore contenente tutti i valori consecutivi della fase da applicare al CORDIC, in tale vettore sono memorizzate n periods rampe di fase. Tronca Q.m (Listato E.1.5) consente di passare da una rappresentazione della fase su n bit acc bits ad una su n bit cordic bits, tale vettore quantizzato è poi utilizzato da Crea coseno e seno Q.m (Listato E.1.6) il quale per ogni campione di fase invoca Forward cordic Q.m (Listato E.1.7) che opera riportando tutte le fasi nel primo quadrante in accordo alla Figura(A.5) ed eseguendo iterativamente per n it cordic volte le equazioni(a.10). Partendo con il coseno che vale 0, invece che 1 non è necessario dividere dopo l ultima iterazione per il guadagno del CORDIC 8 tuttavia occorre riportare i valori calcolati nel giusto quadrante, del seno e coseno ottenuti viene visualizzato un periodo nel dominio del tempo come in Figura(A.7) relativa al caso di f clk = 4 f out. (a) Coseno (b) Seno Figura A.7: Uscita DDFS nel tempo Per la determinazione dello spettro viene utilizzato il metodo Multi- Taper in Visualizza spettro e SFDR p.m (Listato E.1.9) il quale mostra anche l SFDR 9 determinato in Calcola SFDR.m (Listato E.1.10) quale differenza tra il massimo assoluto dello spettro ed il maggior massimo relativo, un esempio dei risultati ottenuti è in Figura(A.8). A.6 Descrizione modello VHDL Il file NCO.vhd (Listato F.1.1) descrive lo schematico di Figura(A.9), quando 8 Appendice(A.9) 9 Spurious Free Dynamic Range

77 APPENDICE A. SINTESI DIRETTA DI FREQUENZA DIGITALE 67 Figura A.8: Spettro Coseno Matlab Theta_tr(12) U2 clk in_delay_13 out_delay_13 ctrl(1) delay_13 Theta_tr(11) U1 clk out_delay_13 in_delay_13 ctrl(0) ctrl(1:0) delay_13 cos(11:0) ctrl(1:0) coseno(11:0) U4 accumulator U5 troncatore_12 clk freq_word(31:0) Theta(31:0) freq_word(31:0) theta(31:0) ingresso(31:0) uscita(12:0) load clear U6 Theta_tr(12:0) in_tfq(12:0) out_tfq(12:0) to_first_quadrant fase(12:0) U0 clk coseno(11:0) fase(12:0) seno(11:0) cordic_pipelined_unrolled in_cosine_rebuild(11:0) U8 out_cosine_rebuild(11:0) cosine_rebuild load clear Theta_tr(12) U3 clk out_delay_13 in_delay_13 delay_13 sin(11:0) in_sine_rebuild(11:0) U7 ctrl_segno_seno ctrl out_sine_rebuild(11:0) sine_rebuild seno(11:0) Figura A.9: NCO VHDL LOAD è alto l accumulatore Accumulator.vhd (Listato F.1.2) viene caricato con la parola di sintonia il cui valore in binario viene calcolato tramite lo script Matlab Calcola incremento fase NCO.m (Listato E.1.11) ad ogni colpo di clock questo incremento si somma al valore precedentemente

78 APPENDICE A. SINTESI DIRETTA DI FREQUENZA DIGITALE 68 contenuto nel registro a 32 bit per poi essere troncato a 12 bit tramite Troncatore 12.vhd (Listato F.1.14), i 2 bit più significativi vengono ritardati da Delay 13.vhd (Listato F.1.11) di 13 periodi di clock in modo da poter associare al giusto quadrante il seno ed il coseno calcolati per un dato valore della fase che viene confinata tra 0 e 90 da To first quadrant.vhd (Listato F.1.13), in pratica questi due bit vanno a pilotare delle inversioni in complemento a due realizzate condizionatamente in Cosine rebuild.vhd (Listato F.1.10) e Sine rebuild.vhd (Listato F.1.12). Coseno e seno vengono calcolati mediante un architettura CORDIC non iterativa al fine di ottenere la massima velocità di clock di sistema, ogni iterazione è effettuata tramite Cordic base j.vhd (Listato F.1.4) in accordo alle equazioni(a.10) visivamente descritte in Figura(A.10). in_x(11:0) clk clk in_y(11:0) U0 clk reg_12 clk x_out_reg(11:0) in_reg_12(11:0) out_reg_12(11:0) clk U1 reg_12 clk y_out_reg(11:0) in_reg_12(11:0) out_reg_12(11:0) U4 adder_12 in_a(11:0) out_adder_12(11:0) coseno(11:0) U2 shifter shifter_to_adder_x(11:0) in_b(11:0) sgn in_shifter(11:0) out_shifter(11:0) z_out_reg(12) U3 shifter sgn in_shifter(11:0) out_shifter(11:0) in_b(11:0) sgn shifter_to_adder_y(11:0) out_adder_12(11:0) seno(11:0) in_a(11:0) U5 adder_12 in_z(12:0) clk U6 reg_13 clk z_out_reg(12:0) in_reg_13(12:0) out_reg_13(12:0) a_cost_j(12:0) U7 adder_13 in_b(12:0) out_adder_13(12:0) in_a(12:0) sgn fase_j(12:0) z_out_reg(12) Figura A.10: Iterazione i esima Vengono eseguite 13 iterazioni in cascata, tramite la descrizione Cordic pipelined unrolled.vhd (Listato F.1.3) cui è associato lo schema in Figura(A.11) in esso i valori degli angoli elementari da sommare o sottrarre vengono calcolati ed espressi in binario tramite lo script Matlab Calcola rotazioni Cordic.m (Listato E.1.8) i cui risultati sono visualizzati in Tabella(A.1) che ben evidenzia come l entità della rotazione i esima si dimezza rispetto alla rotazione precedente. Tramite lo script Matlab Visualizza spettro NCO VHDL.m (Listato E.1.12) è possibile ottenere lo spettro del coseno generato dal CORDIC VHDL, un esempio di risultato è riportato in Figura(A.12).

79 APPENDICE A. SINTESI DIRETTA DI FREQUENZA DIGITALE 69 cordic_base_j cordic_base_j cordic_base_j cordic_base_j cordic_base_j cordic_base_j cordic_base_j clk x0(11:0) in_x(11:0) coseno(11:0) x1(11:0) in_x(11:0) clk coseno(11:0) x2(11:0) in_x(11:0) clk coseno(11:0) clk clk clk clk x3(11:0) x4(11:0) x5(11:0) x6(11:0) x7(11:0) in_x(11:0) coseno(11:0) in_x(11:0) coseno(11:0) in_x(11:0) coseno(11:0) in_x(11:0) coseno(11:0) y0(11:0) in_y(11:0) seno(11:0) y1(11:0) in_y(11:0) seno(11:0) y2(11:0) in_y(11:0) seno(11:0) y3(11:0) y4(11:0) y5(11:0) y6(11:0) in_y(11:0) seno(11:0) in_y(11:0) seno(11:0) in_y(11:0) seno(11:0) in_y(11:0) seno(11:0) y7(11:0) z0(12:0) z1(12:0) z2(12:0) z3(12:0) z4(12:0) z5(12:0) z6(12:0) z7(12:0) in_z(12:0) fase_j(12:0) in_z(12:0) fase_j(12:0) in_z(12:0) fase_j(12:0) in_z(12:0) fase_j(12:0) in_z(12:0) fase_j(12:0) in_z(12:0) fase_j(12:0) in_z(12:0) fase_j(12:0) fase(12:0) a_cost_j(12:0) a_cost_j(12:0) a_cost_j(12:0) a_cost_j(12:0) a_cost_j(12:0) a_cost_j(12:0) a_cost_j(12:0) U0 U1 U2 U3 a_0(12:0) a_1(12:0) a_2(12:0) a_3(12:0) a_4(12:0) a_5(12:0) a_6(12:0) U4 U5 U6 SignalAssignments_2 SignalAssignments_3 SignalAssignments_4 SignalAssignments_5 SignalAssignments_6 SignalAssignments_7 SignalAssignments_8 a_0<= " " ; a_1 <= " " ; a_2 <= " " ; a_3 <= " " ; a_4 <= " " ; a_5 <= " " ; a_6 <= " " ; cordic_base_j cordic_base_j cordic_base_j cordic_base_j cordic_base_j cordic_base_j clk clk clk clk clk clk x8(11:0) x9(11:0) x10(11:0) x11(11:0) x12(11:0) x13(11:0) coseno(11:0) in_x(11:0) coseno(11:0) in_x(11:0) coseno(11:0) in_x(11:0) coseno(11:0) in_x(11:0) coseno(11:0) in_x(11:0) coseno(11:0) in_x(11:0) coseno(11:0) y8(11:0) y9(11:0) y10(11:0) y11(11:0) y12(11:0) y13(11:0) seno(11:0) in_y(11:0) seno(11:0) in_y(11:0) seno(11:0) in_y(11:0) seno(11:0) in_y(11:0) seno(11:0) in_y(11:0) seno(11:0) in_y(11:0) seno(11:0) in_z(12:0) fase_j(12:0) z8(12:0) z9(12:0) z10(12:0) z11(12:0) z12(12:0) in_z(12:0) fase_j(12:0) in_z(12:0) fase_j(12:0) in_z(12:0) fase_j(12:0) in_z(12:0) fase_j(12:0) in_z(12:0) fase_j(12:0) U7 a_cost_j(12:0) a_cost_j(12:0) a_cost_j(12:0) a_cost_j(12:0) a_cost_j(12:0) U8 U9 U10 U11 a_7(12:0) a_8(12:0) a_9(12:0) a_10(12:0) a_11(12:0) SignalAssignments_9 SignalAssignments_10 SignalAssignments_11 SignalAssignments_12 SignalAssignments_13 U12 a_cost_j(12:0) a_12(12:0) SignalAssignments_14 SignalAssignments_15 x0 <= " " ; y0 <= " " ; a_7 <= " " ; a_8 <= " " ; a_9 <= " " ; a_10 <= " " ; a_11 <= " " ; a_12 <= " " ; Figura A.11: Cordic Pipelined Unrolled Iterazione Angolo ϕ i 1 45, , , , , , , , , , , , , 0140 Tabella A.1: Rotazioni elementari CORDIC

80 APPENDICE A. SINTESI DIRETTA DI FREQUENZA DIGITALE 70 Figura A.12: Spettro coseno generato dal DDFS VHDL

81 Appendice B Sistemi Multirate B.1 Sommario Tutti i sistemi dove l elettronica analogica deve interfacciarsi con l elettronica digitale sono dei sistemi multirate nei quali vi sono campioni generati con frequenze di campionamento F S diverse, in particolare si può pensare che la parte analogica del sistema operi con F S mentre la parte digitale con la minima F S sufficiente all elaborazione desiderata, vengono così mantenute basse sia la complessità che la dissipazione del sistema digitale. Numerosi sono gli esempi di sistemi multirate completamente digitali, ad esempio per l audio digitale si ha che gli studi di produzione campionano a 48kHz mentre lo standard per i CD è a 44, 1kHz ed il broadcasting a 32kHz, per passare informazioni da un ambiente all altro si rende quindi necessario a seconda dei casi un upsampler 1 che consente di salire ad un rate più alto oppure un downsampler 2 col quale scendere ad un rate più basso. B.2 Downsampling e Upsampling Nei sistemi multirate il seguente teorema del campionamento assume importanza fondamentale: Teorema 2 (di Shannon e Nyquist) Se un segnale continuo x (t) possiede trasformata di Fourier X (f) a banda limitata (i.e. X (f) = 0 f [f 0, f 0 + B]) allora x (t) può essere ricostruito in maniera univoca e senza errore a partire dai suoi campioni x (kt ) a patto che la frequenza di campionamento F s = 1 T sia maggiore della frequenza di Nyquist F Nyquist = 2B del segnale. Nel caso la condizione sulla banda limitata non sia rispettata si ha aliasing [10], le code di una replica spettrale centrate su di un multiplo 1 il termine interpolatore non include il filtro anti-immagine situato a valle 2 il termine decimatore non include il filtro anti-aliasing situato a monte 71

82 APPENDICE B. SISTEMI MULTIRATE 72 della frequenza di campionamento si vanno cioè a sovrapporre a quelle della replica antecedente e della replica successiva. L upsampler si basa sull interpolatore il quale deve produrre in uscita più campioni di quanti ne abbia in ingresso mantenendo uno spettro simile, ciò si può ottenere o aggiungendo L 1 zeri tra due campioni d ingresso adiacenti nel caso si voglia interpolare L, oppure ripetendo L 1 volte ogni campione, quest ultima soluzione è più complessa da un punto di vista circuitale e conduce a risultati peggiori in quanto si tratta di un campionamento con tenuta di ordine zero. Per comprendere la necessità di un filtro a valle dell interpolatore si fa riferimento alla Figura(B.1), in particolare in Figura B.1: Upsampling (B.1.a) si ha lo spettro di un generico segnale campionato caratterizzato da una banda inferiore alla banda di Nyquist e con delle repliche centrate intorno ai multipli della frequenza di campionamento F S1, lo spettro all uscita dell interpolatore è rappresentato in (B.1.b) e si differenzia dal precedente in quanto all uscita dell interpolatore la frequenza di campionamento è F S2 e pertanto all interno della banda di Nyquist sono presenti delle componenti spettrali che non c erano a monte dell interpolatore, esse sono dette immagini ed il filtro passabasso tramite il quale vengono eliminate è detto filtro

83 APPENDICE B. SISTEMI MULTIRATE 73 anti-immagine. L upsampler è pertanto costituito da un interpolatore ed un filtro anti-immagine come in Figura(B.2). Figura B.2: Upsampler Il downsampler è basato sul decimatore il quale deve produrre in uscita meno campioni di quanti ne abbia in ingresso mantenendo uno spettro simile, ciò si ottiene prendendo un campione ogni M nel caso si voglia decimare il rate di un valore M. La Figura(B.3) illustra la necessità di un filtro a monte del decimatore in particolare in (B.3.a) si ha lo spettro di Figura B.3: Downsampling un generico segnale campionato caratterizzato da una banda inferiore alla banda di Nyquist riferita alla frequenza di campionamento F S1 in ingresso al downsampler, il segnale in uscita dal decimatore occupa la medesima

84 APPENDICE B. SISTEMI MULTIRATE 74 banda tuttavia essendo diminuita la frequenza di campionamento 3, è diminuita anche la banda di Nyquist che essendo divenuta inferiore a quella del segnale, in virtù del teorema del campionamento, determina aliasing. A monte del decimatore è pertanto necessario un filtro detto antialiasing che limiti la banda del segnale d ingresso all interno della banda di Nyquist relativa al rate più basso conseguentemente lo schema a blocchi del downsampler è quello rappresentato in Figura(B.4). Figura B.4: Downsampler Lavorando sui campioni è implicito siano possibili soltanto fattori interi d interpolazione o decimazione, nel caso in cui se ne richiedano di frazionari occorre mettere in cascata il decimatore e l interpolatore facendo attenzione che l interpolatore preceda il decimatore come in Figura(B.5) in quanto altrimenti la banda del segnale d ingresso deve essere confinata in F S 2M essendo M il fattore di decimazione. Figura B.5: Cambiamento di rate frazionario Nel caso in cui si desideri realizzare dei fattori di interpolazione o decimazione elevati occorre suddividere la catena in più stadi, in genere due o tre, ed implementare il rate più elevato nell ultimo stadio, tornano molto utili inoltre le Nobili Identità in Figura(B.6), dimostrate in [12], le quali consentono di spostare l operazione di filtraggio verso la regione del sistema che opera con il rate più basso ottenendo così una notevole semplificazione. B.3 Architetture Multirate Diverse architetture sono state sviluppate allo scopo di realizzare sistemi multirate tuttavia al momento le opzioni più valide ed utilizzate sembrano 3 che in figura vale F S2 = F S1 3

85 APPENDICE B. SISTEMI MULTIRATE 75 Figura B.6: Nobili Identità essere la decomposizione polifase ed il CIC 4, esse presentano caratteristiche abbastanza diverse pertanto a seconda dell applicazione si può trovare una oppure l altra o anche entrambe. B.3.1 CIC Il CIC è stato introdotto da Hogenhauer [6] nel 1981 si caratterizza per la sua estrema semplicità che ne porta a trascurare i difetti quali la risposta in frequenza non piatta e l eccessivo guadagno. E costituito da una cascata di n blocchi integratori 5 ed n blocchi comb 6, ciascuno di essi contiene un sommatore ed un ritardo, sono quindi assenti i moltiplicatori la cui implementazione su FPGA determina spesso la massima frequenza di clock utilizzabile nel circuito, l architettura CIC è quindi ideale per sistemi dove siano richiesti elevati cambiamenti di rate corrispondenti ad alte frequenze non raggiungibili dai moltiplicatori. La funzione di trasferimento dell integratore nel piano Z è H I (z) = 1 1 z 1 (B.1) ha pertanto un polo in z= 1 che ne determina il comportamento passabasso ma con un guadagno infinito nell origine, si tratta pertanto di un sistema instabile che viene compensato inserendo in cascata un comb la cui funzione di trasferimento è H C (z) = 1 z RM (B.2) dove R è la variazione del data rate desiderata mentre M è il ritardo differenziale che sovente assume i valori 1 o 2 ed in pratica si realizza inserendo M blocchi di ritardo nella catena che porta al sommatore. L interpolatore o il decimatore CIC si ottengono rispettivamente ponendo in cascata N comb 4 Cascaded Integrator Comb 5 Figura(B.7) 6 Figura(B.8)

86 APPENDICE B. SISTEMI MULTIRATE 76 (a) Integrator (b) Integrator Figura B.7: Integratore e sua risposta in frequenza (a) Comb (b) Comb Figura B.8: Comb e sua risposta in frequenza ed N integratori oppure viceversa, se però tra i blocchi si effettua il cambiamento del rate come nelle Figure (B.9) e (B.10) si ottiene che metà del CIC opera ad un rate più basso con gli indubbi vantaggi che ne conseguono ed inoltre il progetto dei due blocchi diviene indipendente dal cambiamento di rate desiderato quindi la struttura può esser resa programmabile. Figura B.9: Interpolatore CIC In entrambe i casi la risposta in frequenza nel piano z è: H (z) = H N I (z) H N C (z) = ( 1 z RM ) N (1 z 1 ) N = ( RM 1 k=0 z k ) N (B.3)

87 APPENDICE B. SISTEMI MULTIRATE 77 Figura B.10: Decimatore CIC il cui spettro nel caso di R = 2 rappresentato in Figura(B.11) evidenzia un Figura B.11: Spettro del CIC per R=2, N=1, M=1 nullo in corrispondenza della frequenza di campionamento relativa al rate minore, mentre in corrispondenza della sua frequenza di Nyquist ossia al margine della banda utile presenta un attenuazione di circa 5 db, questa osservazione da sola è sufficiente ad affermare che il CIC è inadatto per implementazioni di piccoli cambi di data rate, nel qual caso occorre compensare la risposta in frequenza in modo da renderla maggiormente piatta nella banda utile. Per ampi valori del cambiamento di rate R si ottiene dall Equazione(B.3) l approssimazione H (f) = RM sin πmf πmf N se 0 f < 1 M (B.4) che consente le seguenti tre osservazioni importanti ai fini del progetto: 1. nello spettro vi sono dei nulli in corrispondenza dei multipli di f = 1 M modificando M, R ed N opportunamente si può fare in modo che i termini di aliasing o immagine cadano in queste regioni come evidenziato in Figura(B.12). 2. al crescere di N aumenta velocemente l attenuazione il che significa che la banda nella quale la risposta in frequenza è piatta si restringe ulteriormente, diviene pertanto sempre più necessario l inserimento a monte di una precompensazione.

88 APPENDICE B. SISTEMI MULTIRATE 78 (a) N = 4, M = 1, R = 7 (b) N = 4, M = 2, R = 7 Figura B.12: Effetto di M sulla frequenza del CIC 3. si ha un guadagno molto elevato infatti a fronte di B in bits in ingresso si hanno B out = [N log 2 RM + B in ] bits in uscita 7, la dipendenza da R comporta che la decisione sul numero di bit debba tenere conto sia del massimo che del minimo rate 8 a cui il CIC deve operare. B.3.2 Polifase La struttura polifase [5] ha il grande vantaggio di essere un upsampler vero e proprio infatti l architettura determina il cambiamento di rate mentre i suoi coefficienti impostano la risposta dei filtri anti-aliasing o anti-immagine. Ipotizzando di voler interpolare 3 e di disporre dei coefficienti h (n) del filtro anti-immagine, cui corrisponde la trasformata H (z) = N 1 n=0 h (n) z n (B.5) 7 nel caso di un decimatore implementato con una aritmetica in complemento a due 8 determina il numero di bit da mantenere nello stadio finale

89 APPENDICE B. SISTEMI MULTIRATE 79 scomponibile nelle tre componenti polifase H 0 (z), H 1 (z) ed H 2 (z): H (z) = = = N 1 n=0 N 1 3 n=0 N 1 3 n=0 h (n) z n h (3n) z (3n) + N 1 3 n=0 h (3n) z (3n) + z 1 h (3n + 1) z (3n+1) + N 1 3 n=0 = H 0 (z) + z 1 H 1 (z) + z 2 H 2 (z) h (3n) z (3n) + z 2 N 1 3 n=0 N 1 3 n=0 h (3n + 2) z (3n+2) h (3n) z (3n) si ha che l ultima equazione è implementabile con lo schema in Figura(B.13 a), da essa tramite un risultato classico della teoria dei sistemi si ottiene lo schema(b.13 b) quindi utilizzando la Nobile Identità (b) si giunge allo schema(b.13 c) nel quale la parte terminale non è altro che un commutatore che ad ogni intervallo di clock preleva in maniera ciclica una delle tre componenti polifase come evidenziato in Figura(B.13 d). (B.6) Figura B.13: Trasformazioni interpolatore polifase Rispetto alla forma polifase di partenza quella ottenuta è più efficiente in quanto le tre componenti operano ad un rate minore rispetto al commutatore inoltre estendendo la precedente trattazione si possono ottenere risultati simili sia per un interpolatore polifase di ordine N che per un decimatore polifase. Nella realizzazione pratica non si fa altro che distribuire i coefficienti del filtro di partenza su L filtri se L è il fattore di interpolazione, ognuno di questi filtri implementa una decomposizione polifase, l uscita dei filtri può

90 APPENDICE B. SISTEMI MULTIRATE 80 andare ad un sommatore oppure più intelligentemente ad un commutatore il quale ne trasferisce in uscita solo uno alla volta in maniera ciclica ad un rate L volte superiore al rate dei dati in ingresso al polifase, ciò è possibile in quanto il processo d interpolazione inserisce L 1 zeri per ogni campione d ingresso, è pertanto inutile calcolare il prodotto di questo campione nullo per il rispettivo coefficiente del filtro.

91 Appendice C Logiche programmabili C.1 Sommario Dopo aver elencato le diverse tipologie di logiche programmabili evidenziandone i principali pregi e difetti si passa ad una descrizione particolareggiata dell architettura Virtex [15] alla quale appartiene l FPGA utilizzata nell implementazione del modulatore. C.2 Tipologie di logiche programmabili Le logiche programmabili sono una delle diverse possibità di implementazione di un circuito digitale, la gerarchia delle possibili soluzioni è illustrata in Figura(C.1). Figura C.1: Gerarchia implementazioni circuiti logici La prima tipologia di logica programmabile è stata la PAL 1 che implementa una somma di prodotti programmabile una sola volta, la sua diretta 1 Programmable Array Logic 81