RELAZIONE SULL ATTIVITA SCIENTIFICA E DIDATTICA SVOLTA NEL TRIENNIO 27/12/ /12/2013

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1 RELAZIONE SULL ATTIVITA SCIENTIFICA E DIDATTICA SVOLTA NEL TRIENNIO 27/12/ /12/2013 BERTOZZI DAVIDE ATTIVITA SCIENTIFICA L attività scientifica nel triennio considerato si è focalizzata fondamentalmente sugli aspetti della comunicazione nei sistemi integrati multi-core, e sulle problematiche implementative sia nell ambito di tecnologie nanometriche del silicio, sia di tecnologie emergenti quali la silicon photonics. Segue il dettaglio dell attività svolta strutturato per argomenti: Architetture globalmente asincrone e localmente sincrone. Dopo aver esaminato nel triennio precedente un paradigma di progettazione basato su sincronizzatori, sia mesocroni sia del tipo dual-clock FIFOs, in questo triennio l enfasi si è spostata sulla implementazione di un paradigma di tipo GALS (globalmente asincrono e localmente sincrono) in senso stretto. Ovvero, il sistema è visto come un insieme di isole di frequenza e tensione, all interno delle quali vale il tradizionale paradigma sincrono, mentre la comunicazione tra queste isole viene effettuata mediante una architettura di comunicazione completamente asincrona. Questa soluzione permette di assorbire nella architettura di comunicazione le differenze di frequenze operative delle varie isole, ma solleva il non-banale problema della progettazione affidabile di circuiti autotemporizzati. Questi ultimi si basano su protocolli di handshaking piuttosto che sulla rigida temporizzazione degli eventi con un segnale di clock. Allo stato dell arte, i circuiti asincroni più in voga nell ambito delle network-onchip erano (e sono) quelli di tipo quasi-delay insensitive, ovvero quelli che sono in grado di garantire una elevata robustezza rispetto alle variazioni dei parametri circuitali, in particolare dei ritardi. Tuttavia, questo viene ottenuto a scapito di un elevatissimo costo di area e soprattutto di energy-per-bit, tanto che i risparmi in potenza documentati provengono in realtà dal basso utilizzo della rete piuttosto che dal basso consumo intrinseco del circuito asincrono. Quest ultimo, infatti, non avendo clock, presenta un idle power estremamente basso. Lo scopo della ricerca da me diretta consisteva nel superare questa situazione, esplorando un design point finora inesplorato: quello delle network-on-chip asincrone di tipo bundled data con protocollo di segnalazione a 2 livelli. Questo paradigma presenta la potenzialità di fornire circuiti più semplici e veloci (quindi con minor energy-per-bit), al costo di una minor robustezza intrinseca alle variazioni. Una sfida aggiuntiva che la nostra attività di ricerca ha affrontato è stata la realizzazione dei suddetti circuiti bundled data a 2 fasi mediante gli strumenti per la sintesi automatica tradizionalmente utilizzati per i circuiti sincroni. La mancanza di tool e flussi ad-hoc per l asincrono è difatti uno degli ostacoli più grandi per la sua diffusione. L approccio perseguito è stato quello di uno scripting estensivo per gli strumenti CAD di uso comune. Come risultato di questo sforzo di ricerca, si sono ottenute alcune milestone significative. Primo: si è progettato fino a livello GDSII uno switch asincrono per NoC bunlded-data a 2 fasi, dimostrando risparmi di area, consumo di potenza statico E dinamico sempre superiori al 50% rispetto alle corrispondenti architetture sincrone, nel contempo bilanciandone le performance. Secondo: è stato sviluppato un flusso di sintesi della nuova architettura in grado di convergere con strumenti tradizionali. Non si tratta ancora di soft macro ma di quasi soft-macro (manca un supporto per la specifica RTL technology-independent ), che rappresenta un indubbio passo avanti rispetto alle hard macro dello stato dell arte. Terzo: si è testata la metodologia di progettazione sviluppata su architetture più complesse, orientate allo sfruttamento efficiente della banda di comunicazione (canali virtuali), dimostrando modi innovativi ed efficaci di ovviare alla complessità dei circuiti di controllo, mal supportati dai protocolli di handshaking. Questa attività è

2 stata svolta in modo sinergico con il Prof. Steve Nowick della Columbia University (New York), con cui esiste un rapporto consolidato e pluriennale di collaborazione. Ricerca e sviluppo di meccanismi di routing scalabili per NoC. Uno dei tradizionali problemi di progettazione delle network-on-chip per la comunicazione nei sistemi multicore consiste nella definizione di un meccanismo di routing e di un algoritmo di routing, tenendo conto della compatibilità del secondo col primo e della necessità di evitare condizioni di blocco del traffico o di starvation. L avvento di tecnologie nanometriche al di sotto dei 65nm ha richiesto un cambiamento dei meccanismi di routing cui il nostro lavoro di ricerca ha fatto fronte. Difatti, le tradizionali tabelle di routing presentano il problema della scalabilità in area, potenza e ritardo di accesso, con conseguenze negative sulla dimensione delle reti e sulle loro frequenze operative. La nostra ricerca ha proposto un approccio alternativo fortemente scalabile: logica di routing distribuita negli switch della rete. La sfida progettuale principale è stata quella di far fronte alla scarsa (o nulla) configurabilità di questa logica, che ne ha finora limitato l utilizzo a reti regolari a topologia fissa (es., reti a griglia). Ne è scaturita la teoria e la pratica progettuale del logic-based distributed routing (LBDR), che consiste nell affiancare alla logica decisionale di routing dei registri di configurazione in grado di codificare le seguenti informazioni: algoritmo di routing, connettività degli switch, eventuali deviazioni rispetto all algoritmo principale. Si è così ottenuto che il 68% delle topologie irregolari derivate da una mesh 2D può essere utilizzato con questa metodologia, applicando nel contempo un arbitrario algoritmo di routing principale. Si sono poi trovati i requisiti architetturali per far salire questa percentuale al 100%, che consistono principalmente nella scelta di una strategia di commutazione di tipo virtual cut-through switching anzichè di wormhole switching, in molti casi possibile e in alcuni desiderabile. Il principale risultato innovativo è consistito nella dimostrazione di una eccellente scalabilità rispetto alle tradizionali tabelle di routing, in quanto la complessità di questo approccio non dipende dalla dimensione della rete, ma solo dal radix dello switch. LBDR rappresenta ad oggi un background su cui molti gruppi di ricerca (es., in Asia o negli USA) continuano a costruire i loro framework di routing più complessi. La attività di ricerca è stata condotta in stretta collaborazione con il Prof. José Flich, della Università Politecnica di Valencia (Spagna), con cui esiste oramai uno stabile legame pluriennale. Essa ha fruttato un best paper award all Int. Symposium on Networks-on-Chip 2010, la comunità di riferimento per le NoC. Ricerca e sviluppo di meccanismi per la riconfigurabilità dinamica del routing nelle NoC. Costruendo sul principio della potenziale configurabilità del meccanismo di routing LBDR, l attività di ricerca ha cercato di sviluppare metodi e supporti architetturali per consentire la riconfigurabilità dinamica dell algorito di routing. Nonostante sembri un dettaglio, questo punto rappresenta la porta di ingresso per le moderne applicazioni dei sistemi multicore, quali la implementazione di politiche di power management a grana fine, di condivisione delle risorse, di virtualizzazione, e di fault-tolerance. Inoltre, l obiettivo è tutt altro che semplice, dal momento che modificare a tempo di esecuzione l algoritmo di routing della rete deve fare i conti con quei pacchetti che in quel dato momento sono in transito sulla rete. In pratica, il problema è che nella transizione da un algoritmo a quello successivo, potrebbe accadere una condizione di blocco permanente del traffico. Per ovviare a questo problema, si è pensato ad una tecnica di riconfigurazione statica ottimizzata. Nella riconfigurazione statica, i pacchetti in rete vengono assorbiti completamente, e il traffico bloccato, prima di procedere alla modifica dei registri di configurazione dell LBDR. Poi si riprende la iniezione di traffico in rete. Questo approccio paga il costo di un elevatissimo impatto sulle prestazioni, causa la temporanea sospensione del servizio. Il nostro approccio è invece consistito nell implementare la riconfigurazione dinamica localmente a livello dei singoli switch. In pratica, esiste un token che viaggia in rete seguendo il channel dependency graph del vecchio algoritmo di routing, e man mano che passa determina una commutazione locale al nuovo algoritmo. Ovviamente esistono condizioni qui non specificate affinchè la commutazione avvenga in maniera sicura. Il risultato è che esistono temporaneamente due funzioni di routing nella rete, ma i rispettivi pacchetti sono separati da questo token. La soluzione (chiamata overlapped static riconfiguration,

3 OSR ) si è dimostrata efficace nel garantire transizioni della funzione di routing in tempi rapidi, e soprattutto immune da problemi di blocco. Inoltre, l impatto sulla frequenza operativa della rete si è rivelato pressochè nullo, con solo qualche marginale incremento di area. Il costo più rilevante è consistito nella introduzione di una rete duale (non necessariamente una NoC, basta un ring) in grado di trasmettere a tempo di esecuzione i bit che codificano la nuova funzione di routing agli switch, e ai loro registri LBDR in particolare. La attività di ricerca è stata svolta in collaborazione con il Prof. José Flich dell Università Politecnica di Valencia. Metodologie di testing per NoC. Nel momento in cui le NoC diventano IP core all interno di prodotti commerciali in misura crescente, si pone il problema della loro completa idoneità per un processo esteso di industrializzazione, che passa per la loro testabilità. Questo problema è ancora più critico se si pensa che le NoC rappresentano il meccanismo di accesso al testing per i processing core dei sistemi multicore, il ché richiede il loro corretto ed affidabile funzionamento. A tal fine, l attività di ricerca ha previsto la esplorazione dello spazio di progetto di metodologie e tecniche di testing alternative per una stessa architettura NoC di riferimento, portando così ad uno degli studi più vasti fatti nel settore a parità di setup sperimentale. Si è dimostrato innanzitutto che i tradizionali ATE non sono in grado di affrontare la complessità del controllo e la natura distribuita delle odierne NoC. Inoltre, si è dimostrato che al fine di minimizzare il tempo di applicazione del testing, e rendere così possibile strategie a lungo termine di lifetime testing, è necessario che il test wrapper sia realizzato in modo invasivo nella architettura dei componenti under test. In pratica, solo integrando generatori di pattern di traffico e analizzatori di risposta all interno degli switch, si sono ottenute coperture pari al 98% per i single stuck-at faults. Inoltre, solo penetrando all interno del feedback loop delle macchine a stati è stato possibile ottenere dei tempi di applicazione del testing pari a qualche centinaia di cicli indipendentemente dalla dimensione della rete. Questi risultati spostano i target per le strategie di testing allo stato dell arte, anche se hanno dovuto fare i conti con una notevole complessità implementativa, in termini di area e di impatto del test wrapper sulla frequenza operativa dei componenti. L attività di ricerca si è dunque occupata di ottimizzare le strategie di testing messe a punto, tentando la compressione dei pattern di test, l utilizzo di diversi tipi di pattern di test (da quelli random a quelli deterministici), e ottimizzazioni ad-hoc per l architettura under test. Ne è risultato un impatto complessivo che si aggira intorno al 10% per quanto riguarda l area overhead, nonchè la capacità di limitare la frequenze operative al più di qualche punto percentuale. L attività di ricerca è stata svolta in parte in collaborazione con il prof. Michele Favalli dell Università di Ferrara, ed ha portato alla vittoria di diversi best paper awards (SAMOS 2012, MCSOC 2012). Sviluppo di un flusso di sintesi completo per NoC irregolari. Mentre le reti a griglia (o mesh 2D) per sistemi general-purpose non pongono particolari problemi di sintesi fisica se non a livello della definizione di una efficace metodologia di sintesi gerarchica, le reti a topologia irregolare vengono definite sulla base dello specifico dominio applicativo, e la loro efficienza in termini di consumo di potenza, area e frequenza operativa dipende in larga parte dalla bontà della metodologia di sintesi. Nei flussi di sintesi allo stato dell arte, i problemi principali riguardano la scarsa visibilità che i livelli gerarchici hanno gli uni degli altri, la difficoltà di far interagire tool da vendor diversi, e la difficoltà di far fronte a nuovi problemi che provengono dalle sottostanti tecnologie del silicio. Per questo motivo, questa attività di ricerca in ambito CAD si è occupata di sviluppare una metodologia di sintesi completa, interoperabile e idonea a far fronte alle sfide tecnologiche. Una delle principali novità della nuova metodologia consiste nell anticipare il floorplanning del sistema nei primi passi progettuali, anzichè negli ultimi come tradizionalmente avviene. In questo modo, basandosi su metriche astratte (costo medio della comunicazione tra core, analisi degli IR drops), è stato possibile indirizzare il percorso di sintesi verso le direzioni più promettenti. Si sono poi definiti i vincoli che i tool per la sintesi topologica devono rispettare al fine di garantire la correlazione dei risultati attraverso il flusso di sintesi gerarchico. Infine, si è definita una metodologia per la sintesi fisica gerarchica che fosse in grado di minimizzare il tempo di sintesi, di garantire soluzioni lowpower nonchè la convergenza immediata dei risultati di timing. Il punto chiave di questa

4 metodologia di sintesi fisica è stata la calibrazione dei parametri di bordo delle macrocelle: settando in modo molto conservativo la driving strength delle celle di I/O dei blocchi architetturali, risultava più semplice la loro composizione gerarchica, nonchè l effort del tool di routing, in modo tale che i risultanti consumi di potenza dinamica erano inferiori rispetto al caso di dimensionamento più aggressivo. Soprattutto, il nuovo flusso di sintesi garantisce la interoperabilità di tool diversi, grazie alla definizione di un formato di scambio comune delle informazioni sul design. Ne è scaturita la specifica nota come CEF (Communication Exchange Format), resa disponibile online. Il flusso di sintesi è stato definito assieme a partner industriali nell ambito NoC; in particolare: inocs (Svizzera), Teklatech (Danimarca), Intel Mobile Communications (Germania). Prototipazione nell ambito di progetti comunitari. Il nostro gruppo di ricerca ha volutamente assunto un ruolo chiave nelle attività di prototipazione finali previste dai progetti europei per dimostrare il raggiungimento dei risultati pianificati. Lo scopo è stato soprattutto quello di maturare competenze applicative di assoluto interesse per l industria, ma anche di aprire la possibilità per future iniziative di ricerca ad alto valore aggiunto. La prima attività di prototipazione ha riguardato la realizzazione di una piattaforma FPGA su cui validare un sistema multicore completo a 16 core, interconnesso da una network-on-chip con caratteristiche avanzate. La sfida principale è consistita nella realizzazione di switch per network-on-chip che assommassero in sè una serie di caratteristiche innovative, nonchè la loro coerente ed efficace integrazione: riconfigurazione dinamica della funzione di routing, testing, fault-tolerance, sistema di notifica a tempo di esecuzione. Si è dimostrato che la somma di queste caratteristiche fornisce una complessità architetturale simile alla applicazione banale di strategie di TMR ad uno switch base, confermando che perseguire politiche più intelligente del TMR è remunerativo. Inoltre, si è dimostrato la capacità della piattaforma FPGA (una evaluation board della Virtex-7) di implementare in modo efficace: boot-time testing, correzione al volo di errori transitori, virtualizzazione per consentire la coesistenza di macchine virtuali sulla piattaforma hardware condivisa. Il prototipo è stato presentato a Bruxelles alla Commissione Europea, ed è stato anche presentato alla comunità scientifica a Parigi nell ambito della Hipeac NoE. Il secondo dimostratore è consistito nella sperimentazione del flusso di sintesi innovativo per NoC application-specific con un case study industriale. Intel Mobile Communications ha fornito le specifica di una applicazione di televisione digitale ad alta definizione per sistemi smart portabili. Questa applicazione è stata usata per percorrere il flusso di sintesi nelle sue tappe, risolvendo l interazione tra i diversi partner industriali coinvolti in esso, ed ha dimostrato sia la correlazione tra le scelte fatte nei livelli più alti della gerarchia con le misurazioni post-layout sia la capacità di first-time right design. Il flusso è stato dimostrato a Bruxelles alla Commissione Europea. Progettazione di acceleratori many-core programmabili. Dal 2000 al 2005 è iniziata la rivoluzione dei multi-core all interno dei sistemi digitali integrati. In pratica, il carico computazionale è suddiviso su una moltitudine di unità di elaborazione che procedono in parallelo mediante opportune tecniche di sincronizzazione. Oggi questo paradigma è portato alle estreme conseguenze, in quanto sta conducendo alla integrazione sullo stesso die di silicio di decine e centinaia di unità di elaborazione. Per i sistemi embedded, la forma con cui questo avviene è tipicamente quella di sottosistemi di accelerazione dell elaborazione, su cui effettuare l offload di carichi computazionali pesanti. E questo un paradigm che pesca le sue radici nell avvento delle GPU per il throughput computing, e che tuttavia ha obiettivi e problemi implementativi tutti suoi. Questa attività di ricerca si è occupata di progettare una rete di interconnessione per un acceleratore programmabile many-core. Questo ha richiesto sia la considerazione dei requisiti sistemistici (es., gerarchia e gestione della memoria, modello di programmazione, paradigma di virtualizzazione,..) sia dei requisiti comunicativi in senso stretto (es., traffico globale e locale, riconfigurazione delle partizioni,..). Ciò ha portato non ad una, ma ad un ventaglio di soluzioni che riflettono tutte le possibili scelte sistemistiche che il progettista potrebbe prendere. In questo senso, si è definito il contesto operativo in cui utilizzare canali virtuali, utilizzare reti multiple,

5 rendere riconfigurabile il meccanismo di routing, utilizzare la QoS,... Mediante la collaborazione sinergica con l Università di Bologna, ne sta risultando la progettazione completa di un acceleratore manycore programmabile, in grado di competere con le proposte più recenti ad opera di spin-off industriali, quali la tecnologia Hypercore di Plurality (Israele). Questa attività è finanziata attraverso il progetto europeo virtical, cui partecipo come membro esterno dell Univ. di Bologna. Sviluppo di network-on-chip in tecnologia ottica. I recenti significativi progressi della silicon photonics quanto alla implementazione di dispositivi ottici in tecnologie compatibili con i normali processi di fabbricazione CMOS hanno dischiuso nuove opportunità applicative nell ambito della comunicazione on-chip. Difatti, le interconnessioni ottiche forniscono un mezzo di comunicazione a bande inarrivabili per le tradizionali interconnessioni elettriche. Inoltre, ci sono altri potenziali vantaggi (consumo di potenza, latenza) che necessitano però di essere comprovati sul campo, dal momento che anche le interconnessioni ottiche presentano costi fissi non trascurabili. Questa attività di ricerca è nata per ovviare alla mancanza di studi strutturati e accurati sulla riorganizzazione architetturale di una infrastruttura di comunicazione on-chip attorno alla tecnologia ottica. Difatti, gli studi preesistenti tendevano a sottovalutare parametri di fondamentale importanza quali i vincoli di layout, o la complessità delle interfacce di rete. Si è così proceduto alla esplorazione dello spazio di progetto di topologie per reti ottiche che garantiscono connettività globale in assenza di contesa. Lo si è fatto con l obiettivo di analizzare le implicazioni sulle conclusioni dello studio topologico dei vincoli di floorplanning, placement e routing nell ambito di un sistema a stacking 3D. Il perseguimento di questo obiettivo ha richiesto una lunga marcia di avvicinamento: simulazioni FDTD per la caratterizzazione fisica dei dispositivi, astrazione di un modello black-box per la integrazione in tool per la simulazione architetturale, sviluppo di modelli per il consumo di potenza dei dispositivi ottici. Tra i risultati più interessanti, vale la pena notare la quantificazione del design predictability gap tra schemi logici astratti (topologie logiche) e il corrispondente layout fisico. Inoltre, sono state messe a punto diverse metodologie in grado di contenere questo gap (specialmente, l utilizzo di network partitioning, oppure del broadband passive switching). Infine, sono state proposte topologie innovative in grado di garantire la connettività con un grado di predicibilità delle proprietà fisiche superiore rispetto allo stato dell arte. L attività di ricerca è stata svolta in modo continuativo e sinergico con il Prof. Gaetano Bellanca dell Università di Ferrara, ed in parte in collaborazione con il Prof. Luca Carloni della Columbia University di New York (USA). Inoltre, essa si situa all interno della attività del consorzio PHOTONICA (di cui sono coordinatore nazionale), finanziato dal governo italiano mediante il programma FIRB-Futuro in Ricerca In quanto tale, ha comportato la collaborazione con i partner: Università di Siena, Politecnico di Bari. CAD per tecnologie emergenti. Dare concreta applicazione ad una nuova tecnologia nell ambito dei sistemi integrati multicore non consiste solamente nel curarne la maturità tecnologica, o nello sviluppare architetture idonee allo sfruttamento delle proprietà tecnologiche, ma anche (e soprattutto) sviluppare una serie di strumenti CAD che rendano la tecnologia utilizzabile dai progettisti di sistemi. In ambito di reti ottiche integrate, il principale di questi strumenti è certamente un tool per il place&route automatico delle guide d onda su substrato SOI. A tal fine, i tradizionali strumenti di routing per le reti elettriche non sono riutilizzabili, in quanto cambiano completamente i vincoli, le proprietà tecnologiche, ma soprattutto la funzione obiettivo: minimizzare il numero degli incroci tra guide, dove si ha la maggior dispersione di potenza ottica utile. Di conseguenza, questa attività di ricerca ha perseguito ed ottenuto lo sviluppo di un tool di place&route (PROTON) che è stato applicato con successo alla sintesi fisica di reti ottiche globali di media complessità. Per reti di diverse centinaia di nodi, il problema non è il tool, ma la mancanza di uno strumento automatico per la definizione del suo file di ingresso, che viene attualmente prodotto a mano. Questo contributo di ricerca rappresenta una milestone nel campo degli strumenti CAD per optical network-on-chip design, e rappresenta lo strumento attorno al quale verrà sviluppata in futuro la metodologia di sintesi completa ed automatizzata. Parallelamente, si è iniziato ad investigare la presenza di proprietà ricorrenti nelle topologie di rete finora proposte in

6 letteratura, al fine di identificare un algoritmo per la loro sintesi automatica. A tal fine, si è scoperta una concettualizzazione comune ortogonale alle varie topologie, nonchè una metodologia con cui ottenere i design point attualmente conosciuti. La metodologia ricalca incredibilmente quella utilizzata per la sintesi logica dei circuiti elettronici. Finora, si è dimostrato come si possa con facilità ottenere delle varianti topologiche ancora inesplorate, anche se la definizione delle loro metriche di qualità è lasciata come sviluppo futuro. Le attività di ricerca in questi ambiti sono svolte in stretta collaborazione con la Technical University Munich (Germania). Esplorazione dello spazio di progetto di dispositivi di memoria SSD. Gli SSD (Solid State Drive, unità a stato solido) sono degli 'Hard Disk' di nuova generazione, più simili per un certo verso ai pen drive USB che agli Hard Disk meccanici tradizionali, dal momento che scrivono su delle memorie flash e non su un disco vero e proprio. Il vantaggio più evidente è la velocità, soprattutto nel caso di lettura/scrittura di piccoli file. Anche l'ssd più scadente, infatti, è con i piccoli file di almeno 6-7 volte (fino a 20 volte e oltre) più veloce dell'hard Disk Sata 2 più rapido (il margine di vantaggio è minore in caso di grossi file, per quanto risultino lo stesso più veloci). E' chiaro dunque che operazioni come l'avvio del computer, l'installazione o l'esecuzione di programmi complessi (o giochi), e tutte le operazioni simili, divengano assai più veloci rispetto ad un Hard Disk tradizionale. Attualmente esiste uno sforzo di ricerca a livello mondiale di tipo preindustriale per la esplorazione dello spazio di progetto degli SSD. Tuttavia, la letteratura si accontenta di strumenti per la simulazione astratta, orientati alla simulazione funzionale complessiva dell intero sistema. La nostra attività di ricerca parte invece dalla consapevolezza del fatto che una esplorazione dello spazio di progetto della architettura degli SSD richiede un congruo abbassamento del livello di astrazione, rinunciando alla simulazione funzionale ma consentendo al contempo la caratterizzazione di metriche più caratterizzanti la microarchitettura in sè piuttosto che le sue implicazioni applicative. Per perseguire questo obiettivo, si è sviluppata una infrastruttura di simulazione SSD con livelli di astrazione misti in SystemC. Per ogni sottocomponente architetturale è stato scelto il livello di astrazione più idoneo nell ottica del compromesso velocità-accuratezza. Il nuovo strumento esplorativo ha consentito di evidenziari fenomeni del secondo ordine nella performance degli SSD, nonchè la parziale inaccuratezza degli strumenti open source per la simulazione funzionale. Il lavoro è stato svolto in collaborazione con il Prof. Olivo e l Ing. Zambelli dell Università di Ferrara. Educazione alle nuove tecnologie nella scuola primaria. La diffusione di dispositivi elettronici ad elevato contenuto multimediale tra i giovani sta motivando l introduzione di corsi e/o iniziative legati(e) alla scienza dei computer nella scuola secondaria a livello internazionale. Tuttavia, la attuale impostazione di questo insegnamento, orientata alla acquisizione di obiettivi formativi, presenta evidenti limiti di scarsa completezza educativa. Difatti, competenze legate alla persona, alla sua capacità di conoscenza e alle sue attitudini sociali (quali la motivazione, la curiosità, la capacità di lavoro in gruppo, la capacità di derivare conclusioni da evidenze sperimentali,..), benchè in larga parte ignorate dai suddetti corsi, si producono automaticamente per effetto degli stessi corsi (cfr. Dewey). Dunque, diventa di particolare importanza avere un controllo esplicito sulle implicazioni su tali competenze, specialmente quando si miri ad estendere la educazione alle nuove tecnologie alla scuola primaria, laddove si pongono le basi permanenti per la maturazione delle attitudini personali. Infine, occorre prestare attenzione a non equivocare l educazione alle nuove tecnologie con il loro mero utilizzo funzionale ad altre discipline (digital literacy). Per questo scopo, questa nuova attività di ricerca mira a realizzare nell ambito della scuola primaria delle miniesperienze di ricerca condotte in classe da ricercatori in ingegneria elettronica. Per evitare la separazione del metodo di apprendimento dal suo oggetto, la ricerca verterà su un prototipo funzionale su FPGA di processore integrato multicore, interconnesso mediante network-on-chip. Al fine di superare l evidente problema del gap di conoscenze degli studenti per affrontare la ricerca in oggetto, la collaborazione tra ingegneri e pedagogisti mirerà a risolvere il problema mediante la applicazione dell approccio narrativo al campo della computer architecture. In dettaglio, verrà elaborata una opportuna metafora a livello narrativo delle reti di interconnessioni integrate, per

7 esempio le reti stradali. La struttura figurativa elaborata verrà allineata ai vincoli che regolano il mondo fisico subnanometrico, e lasciata aperta (story plot), nel senso che i dettagli narrativi verranno aggiunti dagli studenti nel corso della attività di ricerca in classe in risposta ad una domanda formulata loro dal ricercatore. Questa attività è attualmente nelle sue primissime fasi iniziali, e si svolge in collaborazione con il gruppo di pedagogia dell Università di Verona. SCHEDA RIASSUNTIVA DEI RISULTATI DELLA RICERCA NEL TRIENNIO DI RIFERIMENTO Pubblicazioni: - 27 pubblicazioni sui proceedings di conferenze internazionali - 10 pubblicazioni su riviste internazionali peer-reviewed - 3 capitoli su libro 2 Best-Paper Awards: - IEEE 6 th Int. Symposium on Embedded Multicore SoCs, September th Int. Conference on Embedded Computer Systems: Architectures, Modeling and Simulation, July High-impact paper award: - IEEE Int. Conf. On Computer Design, october 2012 (in recognition of one of the most-cited papers of ICCD s first 30 years). 2 prototipi pre-industriali: - Piattaforma multicore (16 core) su ev707 evaluation board di Xilinx Virtex-7 capace di boot-time testing, fault-tolerance e virtualizzazione. - Flusso di sintesi completo ed interoperabile per application-specific NoC su tecnologia Infineon da 45nm, applicato ad applicazione di TV ad alta definizione per sistemi smart portabili. Finanziamenti: - Assegnazione del FIRB 2008 (ma iniziato a dicembre 2010, attualmente in corso) in qualità di coordinatore nazionale del Progetto PHOTONICA euro. - Finanziamento come responsabile di unità del progetto europeo NaNoC (FP7), dal al euro. - Finanziamento mediante partecipazione come membro esterno al progetto europeo virtical (FP7), dal al circa euro. ATTIVITA DIDATTICA Corso di Elettronica Analogica Applicata a.a. 2010/2011 Corso di Architetture dei Sistemi Digitali a.a. 2011/2012 Corso di Strumentazione e Misure Elettroniche a.a. 2012/2013 Organizzazione di summer school - Summer school on Networks-on-Chip, Monaco, presso Intel Mobile Comm., giugno 2012.

8 Keynote tenuti: - Keynote tenuto al 3rd Workshop on Communication Architectures for Scalable Systems 2013, Boston (USA), dal titolo "Optical Interconnection Networks on the Way from Concept to Technology". Attività Editoriale - Membro dell'editorial Board della rivista "IET Computers and Digital Techniques" (dal 11/2008 all 11/2014) - Associate Editor per la tematica "System-Level Synthesis, SoC design, and Networks on Chip" della rivista "ACM Transactions on Design Automation of Electronic Systems" (dal 02/2012 al 02/2015) - Membro dell'editorial Board della rivista "Springer Journal of Design Automation for Embedded Systems Studenti di dottorato supervisionati (nel periodo della relazione): - Alessandro Strano (dottorato conseguito durante il triennio) - Daniele Ludovici (dottorato in co-tutela conseguito durante il triennio presso TU Delft, Olanda) - Ramini Luca (in corso) - Hervè Fankem Tatenguem (in corso) - Ghiribaldi Alberto (in corso) - Balboni Marco (in corso) Supervisione di tesi di laurea: - Giuseppe Cota (triennale) - La Porta Emmanuele (triennale) - Bernard Rosevelt Fanken (triennale) - Maurizio Lo Piccolo (triennale) - Paolo Cantadori (triennale) - Michele Selvatici (triennale) - Federico Tagliatti (triennale) - Piva Jury (triennale) - Lara Forlani (triennale) - Fabio Lanzoni (triennale) - Emanuele Furdiani (triennale) - Alice Renda (triennale) - Terenzi Simone (triennale) - Celin Alberto (triennale) - Manelli Fabio (triennale) - Nicola Caselli (triennale) - Miorandi Gabriele (specialistica) - Lorenzo Zuolo (specialistica, correlatore) - Ferraresi Marco (specialistica) - Marco Balboni (specialistica) - Giuseppina Gobbo (specialistica)

9 Supervisione di internship di studenti stranieri presso il Dipartimento di Ingegneria di Ferrara: - Francisco Trivino (3 mesi, Università di Castilla La-Mancha, Spagna) - José Luis Miguel Abellan (3 mesi, Università di Murcia, Spagna) - Marta Ortin Obon (4 mesi, Università di Saragozza, Spagna) Corsi di Master tenuti all estero: - Corso di 1 settimana su Network-on-Chip tenuto nell ambito del Master ALaRI (Advanced Learning and Research Institute) Università di Lugano (Svizzera), Corso di 1 settimana su Network-on-Chip tenuto nell ambito del Master AlaRI (Advanced Learning and Research Institute) Università di Lugano (Svizzera), 2013 Altre - Membro della Hipeac Network-of-Excellence (European Network of Excellence on High Performance and Embedded Architecture and Compilation) - Come riconoscimento dell attività svolta da Bertozzi nell ambito Network-on-Chip, lo Steering Committee dell Int. Symposium on Networks-on-Chip, nel suo meeting a Copenhagen nel 2012, ha ufficialmente accettato la candidatura di Bertozzi quale General Chair del symposium per l edizione 2014, da tenersi a Ferrara in settembre. - Riprendendo i criteri seguiti per le abilitazioni nazionali, si riportano le metriche di Bertozzi per il settore scientifico-disciplinare 09/E3: - numero di citazioni normalizzato: > h-index contemporaneo: 12 > 7 - no pubblicazioni rivista: 26 > 23 I risultati delle abilitazioni per i settori 9/E3 (abilitazione 2012) e 9/H1 (abilitazione 2013) non sono ancora stati resi pubblici Contributo in Atti di convegno PUBBLICAZIONI SU CONFERENCE PROCEEDINGS A.Boos, L.Ramini, U.Schichtmann, D.Bertozzi, PROTON: an automatic place-and-route tool for optical networks-on-chip. ICCAD 2013: Contributo in Atti di convegno Luca Ramini, Paolo Grani, Sandro Bartolini, Davide Bertozzi (2013). Contrasting wavelength-routed optical NoC topologies for power-efficient 3D-stacked multicore processors using physical-layer analysis. In: Proceedings of the Conference on Design, Automation and Test in Europe p , San Jose: EDA Consortium, Grenoble Contributo in Atti di convegno Alberto Ghiribaldi, Davide Bertozzi, Steven M. Nowick (2013). A transition-signaling bundled data NoC switch architecture for cost-effective GALS multicore systems. In: Proceedings of the Conference on Design, Automation and Test in Europe p , San Josè: EDA Consortium, Grenoble, doi: /DATE Contributo in Atti di convegno

10 F. Triviño, D. Bertozzi, J.Flich (2013). A fast algorithm for runtime reconfiguration to maximize the lifetime of nanoscale NoCs. In: 2013 Interconnection Network Architecture: On-Chip, Multi-Chip, IMA-OCMC p. 1-4, ACM / Association for Computing Machinery:1515 Broadway, 17th Floor:New York, NY 10036:(212) , acmhelp@hq.acm.org, INTERNET: Fax: (212) , Berlino, doi: / Contributo in Atti di convegno C. Zambelli, M. Indaco, M. Fabiano, S. Di Carlo, P. Prinetto, P. Olivo, D. Bertozzi (2012). A Cross-Layer Approach for New Reliability-Performance Trade-Offs in MLC NAND Flash Memories. In: -. Design, Automation & Test in Europe Conference & Exhibition (DATE), Dresden, Germany, March 2012, p , Design, Automation & Test in Europe Conference & Exhibition (DATE), 2012, ISBN: Contributo in Atti di convegno Ramini Luca, Carloni Luca, Bertozzi Davide (2012). Engineering a Bandwidth-Scalable Optical Layer for a 3D Multi-core Processor with Awareness of Layout Constraints. In: -. Networks on Chip (NoCS), 2012 Sixth IEEE/ACM International Symposium on. p , IEEE, ISBN: , Copenhagen, 9-11 May 2012, doi: /NOCS Contributo in Atti di convegno Ramini Luca, Bertozzi Davide (2012). The Design Predictability Concern in Optical Network-on-Chip Design. In: Asia Communications and Photonics Conference, OSA Technical Digest (online). OSA - Optical Society of America, Guangzhou, China, November 7, Contributo in Atti di convegno Vladimir Todorov, Alberto Ghiribaldi, Helmut Reinig, Davide Bertozzi, Ulf Schlichtmann (2012). Nonintrusive trace & debug NoC architecture with accurate timestamping for GALS SoCs. In: Proceedings of the eighth IEEE/ACM/IFIP international conference on Hardware/software codesign and system synthesis. p , ACM/IEEE, ISBN: , Tampere, 7-12 October 2012, doi: / Contributo in Atti di convegno Alberto Ghiribaldi, Alessandro Strano, Michele Favalli, Davide Bertozzi (2012). Power efficiency of switch architecture extensions for fault tolerant NoC design. In: -. Green Computing Conference (IGCC), 2012 International. p. 1-6, IEEE, ISBN: , San Josè, 4-8 June 2012, doi: /IGCC Contributo in Atti di convegno J.L. Abellan, J. Fernandez, M.E. Acacio, D.Bertozzi, D.Bortolotti, A.Marongiu, L.Benini (2012). Design of a collective communication infrastructure for barrier synchronization in cluster-based nanoscale MPSoCs. In: -. Design, Automation & Test in Europe Conference & Exhibition (DATE), p , IEEE, ISBN: , Dresden, March Contributo in Atti di convegno Simone Terenzi, Alessandro Strano, Davide Bertozzi (2012). Optimizing built-in pseudo-random self-testing for network-on-chip switches. In: -. INA-OCMC '12 Proceedings of the 2012 Interconnection Network

11 Architecture: On-Chip, Multi-Chip Workshop. p , ACM / Association for Computing Machinery:1515 Broadway, 17th Floor:New York, NY 10036:(212) , acmhelp@hq.acm.org, INTERNET: Fax: (212) , ISBN: , Paris, January 25th, 2012, doi: / Contributo in Atti di convegno A. Strano, D. Bertozzi, F. Angiolini, L. Di Gregorio, F. O. Sem-Jacobsen, V. Todorov, J. Flich, F. Silla, T. Bjerregaard (2012). Quest for the ultimate network-on-chip: the NaNoC project. In: -. INA-OCMC '12 Proceedings of the 2012 Interconnection Network Architecture: On-Chip, Multi-Chip Workshop. p , ACM / Association for Computing Machinery:1515 Broadway, 17th Floor:New York, NY 10036:(212) , acmhelp@hq.acm.org, INTERNET: Fax: (212) , ISBN: , Paris, January 25th, 2012, doi: / Contributo in Atti di convegno Alessandro Strano, Davide Bertozzi, José Flich, Francisco Trivino, J.L.Sànchez (2012). OSR-Lite: Fast and Deadlock-Free NoC Reconfiguration Framework. In: -. Embedded Computer Systems: Architectures, Modeling, and Simulation IEEE International Conference (IC-SAMOS 2012). IEEE, ISBN: , Samos, July 16-19, Contributo in Atti di convegno N.Caselli, A.Strano, D.Ludovici, D.Bertozzi (2012). Cooperative Built-In Self-Testing and Self-Diagnosis of NoC Bisynchronous Channels. In: IEEE 6th International Symposium on Embedded Multicore SoCs. p , IEEE, Fukushima, september 20-21, Contributo in Atti di convegno H.F. Tatenguem, A.Strano, G.Govind, J.Raik, D.Bertozzi (2012). Ultra-Low Latency NoC testing via Pseudo- Random Test Pattern Compaction. In: International Symposium on System-on-Chip p , IEEE, ISBN: , Tampere, October 11-12, Contributo in Atti di convegno Davide Bertozzi, Luca Benini (2012). A Retrospective Look at Xpipes: The Exciting Ride from a Design Experience to a Design Platform for Nanoscale Networks-on-Chip. In: The 30th IEEE International Conference on Computer Design. p , IEEE, Montreal, Sep 30, Oct 3, 2012, doi: /ICCD Contributo in Atti di convegno Luca Ramini, Davide Bertozzi (2012). Power efficiency of wavelength-routed optical NoC topologies for global connectivity of 3D multi-core processors. In: NoCArc '12 Proceedings of the Fifth International Workshop on Network on Chip Architectures. p , New York:ACM / Association for Computing Machinery:1515 Broadway, 17th Floor:New York, NY 10036:(212) , acmhelp@hq.acm.org, INTERNET: Fax: (212) , doi: / Contributo in Atti di convegno

12 Samuel Rodrigo, Frank Olaf Sem-Jacobsen, Hervé Tatenguem, Tor Skeie, Davide Bertozzi (2012). Cost- Effective Contention Avoidance in a CMP with Shared Memory Controllers. In: Euro-Par 2012: Parallel Processing. LECTURE NOTES IN COMPUTER SCIENCE, p , Springer Berlin Heidelberg, ISBN: , ISSN: , doi: / _ Contributo in Atti di convegno M. Dall'Osso, G. Biccari, L. Giovannini, D. Bertozzi, L. Benini (2012). Xpipes: A latency insensitive parameterized network-on-chip architecture for multi-processor SoCs. In: 2012 IEEE 30th International Conference on Computer Design, ICCD p , ACM/IEEE, Montreal Contributo in Atti di convegno A. Strano, C. G. Requena, D. Ludovici, M. E. Gomez, M. Favalli, D. Bertozzi (2011). Exploiting Network-on- Chip Structural Redundancy for A Cooperative and Scalable Built-In Self-Test Architecture. In: Design, Automation & Test in Europe Conference & Exhibition (DATE), p , ACM/IEEE, ISBN: , Grenoble, 01/03/ Contributo in Atti di convegno D. Ludovici, A. Strano, G. Gaydadjiev, D. Bertozzi (2011). Mesochronous NoC Technology for Power-Efficient GALS MPSoC. In: Proceedings of the Fifth ACM Interconnection Network Architecture, On-Chip Multi-Chip Workshop (INA-OCMC). p , ACM, ISBN: , Creta, Grecia, 23/01/2011, doi: / Contributo in Atti di convegno A.Parini, L.Ramini, G.Bellanca, D.Bertozzi (2011). Abstract Modelling of Switching Elements for Optical Networks-on-Chip with Technology Platform Awareness. In: Proceeding of the Fifth HiPEAC Workshop on Interconnection Network Architecture OnChip, MultiChip INA-OCMC p , ACM, ISBN: , Heraklion, , doi: / Contributo in Atti di convegno M. Ferraresi, G. Gobbo, D. Ludovici, D. Bertozzi (2011). Bringing Network-on-Chip Links to 45nm. In: -. International Symposium on System-on-Chip (SOC11). p , IEEE, ISBN: , Tampere, 31/10/ /11/2011, doi: /ISSOC Contributo in Atti di convegno M. Krstić, X. Fan, E. Grass, L. Benini, M. R. Kakoee, C. Heer, B. Sanders, A. Strano, D. Bertozzi (2011). Moonrake Chip - GALS Demonstrator in 40 nm CMOS Technology. In: -. International Symposium on System-on-Chip (SOC11). p. 9-13, ACM/IEEE, ISBN: , Tampere, 31/10/ /11/2011, doi: /ISSOC Contributo in Atti di convegno A. Strano, D. Bertozzi, A. Grasset, S. Yehia (2011). Exploiting structural redundancy of SIMD accelerators for their built-in self-testing/diagnosis and reconfiguration.. In: -. Application-Specific Systems, Architectures and Processors (ASAP), 2011 IEEE International Conference on. p , ACM/IEEE, ISBN: , SANTA MONICA, 11/09/ /09/2011, doi: /ASAP

13 Contributo in Atti di convegno A. Ghiribaldi, D. Ludovici, M. Favalli, D. Bertozzi (2011). System-Level Infrastructure for Boot-time Testing and Configuration of Networks-on-Chip with Programmable Routing Logic. In: -. IEEE/IFIP 19th International Conference on VLSI and System-on-Chip (VLSI-SoC). p , IEEE, ISBN: , Hong Kong, 03/10/ /10/2011, doi: /VLSISoC Contributo in Atti di convegno H.F. Tatenguem, D. Ludovici, A. Strano, H. Reinig, D. Bertozzi (2011). Contrasting Multi-Synchronous MPSoC Design Styles for Fine-Grained Clock Domain Partitioning: the Full-HD Video Playback Case Study. In: -. Proceedings of the 4th International Workshop on Network on Chip Architectures. p , New York:ACM / Association for Computing Machinery:1515 Broadway, 17th Floor:New York, NY 10036:(212) , acmhelp@hq.acm.org, INTERNET: Fax: (212) , ISBN: , Porto Alegre, 04/12/2011, doi: / Articolo in rivista PUBBLICAZIONI SU JOURNAL PAPERS Frank Olaf Sem-Jacobsen, Samuel Rodrigo Mocholi, Alessandro Strano, Tor Skeie, Davide Bertozzi. (2013). An Efficient, Low-Cost Routing Framework for Convex Mesh Partitions to Support Virtualisation. ACM TRANSACTIONS ON EMBEDDED COMPUTING SYSTEMS, vol. 12, p. 107:1-107:24, ISSN: , doi: / Articolo in rivista A. Ghiribaldi, D. Ludovici, F. Trivino, A. Strano, J. Flich, J. L. Sanchez, F. Alfaro, M. Favalli, D. Bertozzi (2013). A Complete Self-Testing and Self-Configuring NoC Infrastructure for Cost-Effective MPSoCs. ACM TRANSACTIONS ON EMBEDDED COMPUTING SYSTEMS, vol. 12, p. 106:1-106:29, ISSN: , doi: / Articolo in rivista Alessandro Strano, Simone Terenzi, Nicola Caselli, Davide Bertozzi (2013). Optimizing Pseudo-Random Built- In Self-Testing of Fully Synchronous as well as Multisynchronous Networks-on-Chip. IET COMPUTERS & DIGITAL TECHNIQUES, vol. 7, p , ISSN: , doi: /iet-cdt Articolo in rivista F. O. Sem-Jacobsen, S. Rodrigo, A. Strano, T. Skeie, F. Gilabert, D. Bertozzi (2013). Enabling Power Efficiency through Dynamic Rerouting on-chip. ACM TRANSACTIONS ON EMBEDDED COMPUTING SYSTEMS, vol. 12, p. 111:1-111:23, ISSN: , doi: / Articolo in rivista Alberto Parini, Luca Ramini, Fabio Lanzoni, Gaetano Bellanca, Davide Bertozzi (2012). Bottom-Up Abstract Modelling of Optical Networks-on-Chip: From Physical to Architectural Layer. INTERNATIONAL JOURNAL OF OPTICS, vol. 2012, p. ID ID , ISSN: , doi: /2012/902849

14 Articolo in rivista Milos Krstic, Xin Fan, Eckhard Grass, Luca Benini, M. R. Kakoee, Christoph Heer, Birgit Sanders, Alessandro Strano, Davide Bertozzi (2012). Evaluation of GALS Methods in scaled CMOS Technology - Moonrake Chip Experience. INTERNATIONAL JOURNAL OF EMBEDDED AND REAL-TIME COMMUNICATION SYSTEMS, vol. 3, p. 1-18, ISSN: , doi: /jertcs Articolo in rivista C. Zambelli, D. Bertozzi, A. Chimenton, P. Olivo (2011). Non Volatile Memory Partitioning Scheme for Technology-based Performance-Reliability Trade-off. IEEE EMBEDDED SYSTEMS LETTERS, vol. 3, p , ISSN: , doi: /LES Articolo in rivista Paci G., Bertozzi D., Benini L. (2011). Variability compensation for full-swing against low-swing on-chip communication. IET COMPUTERS & DIGITAL TECHNIQUES, vol. 5, p , ISSN: , doi: /iet-cdt Articolo in rivista S. Rodrigo, J. Flich, A. Roca, S. Medardoni, D. Bertozzi, J. Camacho, F. Silla, J. Duato (2011). Cost-Efficient On-Chip Routing Implementations for CMP and MPSoC Systems. IEEE TRANSACTIONS ON COMPUTER- AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS, vol. 30, p , ISSN: , doi: /TCAD Articolo in rivista A. Strano, C. Hernandez, F. Silla, D. Bertozzi (2011). Self-Calibrating Source Synchronous Communication for Delay Variation Tolerant GALS Network-on-Chip Design. INTERNATIONAL JOURNAL OF EMBEDDED AND REAL-TIME COMMUNICATION SYSTEMS, vol. 2, p. 1-20, ISSN: , doi: /jertcs PUBBLICAZIONI SU BOOK CHAPTERS Contributo in volume (Capitolo o Saggio) Olav Lysne, Torsten Hoefler, Pedro López, Davide Bertozzi. (2013). Topic 13: High-Performance Networks and Communication - Introduction.. In: (a cura di): Felix Wolf, Bernd Mohr, Dieter an Mey, EURO-PAR 2013: Parallel Processing. vol. 8097, p. 684, Heidelberg: Springer Berlin Heidelberg, ISBN: , doi: / Contributo in volume (Capitolo o Saggio) D. Bertozzi, A. Strano, F. Gilabert, D. Ludovici (2012). Technology-Aware Communication Architecture Design for Parallel Hardware Platforms. In: (a cura di): Krzysztof Iniewski, Advanced Circuits for Emerging Technologies. p , -JOHN WILEY & SONS INC, 111 RIVER ST, HOBOKEN, USA, NJ, 07030, doi: / Contributo in volume (Capitolo o Saggio)

15 Olav Lysne, Torsten Hoefler, Pedro López, and Davide Bertozzi. Topic 13: High-Performance Networks and Communication - Introduction. Euro-Par, volume 8097 of Lecture Notes in Computer Science, page 684. Springer, (2013) Ferrara, 15 gennaio 2014