Linguaggi di Descrizione del Hardware: VERILOG. Livelli di astrazione. Livelli di astrazione. Livelli di astrazione. Introduzione

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1 Linguaggi di Descrizione del Hardware: VERILOG Lucidi del Corso di Elettronica Digitale Modulo 7 Livelli di astrazione Introduzione Università di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOL) Università di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOL) Livelli di astrazione bbiamo visto che esistono molte diverse implementazioni di una stessa funzione logica (che può essere descritta in termini di porte logiche, di tabelle di verità, di espressioni algebriche) d ogni funzione logica che si voglia implementare corrisponderà poi un circuito elettronico composto di transistor d ogni circuito corrispondono un insieme di maschere (layout) che descrivono i passi di processo (maschera di gate, di diffusione, di metallizzazione, etc.) Livelli di astrazione Qualsiasi sistema digitale può dunque essere descritto a diversi differenti livelli di dettaglio + SISTEM/SPECIFICHE MODULO/RTL PORTE LOGICHE/LGERICO CIRCUITO LYOUT Novembre 26 ED - Verilog Massimo arbaro 3 Novembre 26 ED - Verilog Massimo arbaro 4

2 Esempio: sommatore Proviamo a seguire tutto il processo di progettazione in un caso molto semplice, dalla concezione al layout Esempio: un sommatore di due numeri a 4 bit espressi in complemento a 2 Sommatore: Specifiche Quale è la prima descrizione del sistema? Un sommatore di numeri a 4 bit in complemento a 2 (Una descrizione informale del sistema che si vuole realizzare) Novembre 26 ED - Verilog Massimo arbaro 5 Novembre 26 ED - Verilog Massimo arbaro 6 Sommatore: Modulo/RTL Sommatore: Modulo/RTL Una descrizione più dettagliata darà una rappresentazione in termini di moduli funzionali. Nel caso del sommatore possiamo usare un simbolo che ne rappresenti gli ingressi, le uscite e la funzionalità (il modulo funzionale è uno solo) [3:] [3:] + S[4:] L uscita è a 5 bit, perché c è il riporto (carry) ncora al livello di descrizione in termini di moduli funzionali, l addizionatore di numeri a 4 bit è composto da 4 addizionatori di numeri a singolo bit. Il modulo H (Half dder) somma due bit ed ha in uscita la somma ed il riporto (carry). Il modulo F (Full dder) somma 3 bit (la coppia i-esima più il riporto dalla (i-)-esima) H F F F S C S C S 2 C 2 S 3 C 3 =S 4 Novembre 26 ED - Verilog Massimo arbaro 7 Novembre 26 ED - Verilog Massimo arbaro 8

3 Half dder: Porte Logiche/lgebrico Ogni singolo modulo funzionale deve poi essere implementato in termini di porte logiche. Per prima cosa si individuano le funzioni logiche che legano ingressi ad uscite (tramite tabelle di verità) e poi si implementano queste funzioni con porte logiche. Half dder: Porte Logiche/lgebrico Ottenuta l espressione algebrica è possibile disegnare lo schematico con porte logiche. Esistono molte soluzioni a seconda delle porte che è possibile implementare S S= + C C= S C Novembre 26 ED - Verilog Massimo arbaro 9 Novembre 26 ED - Verilog Massimo arbaro Half dder: Circuito Half dder: Circuito Per implementare in logica CMOS in modo compatto si può manipolare S: C= S =( + ) =( ) ( ) = =(+ )( +)= = ++ + = =+ = =C+ =(C ) + NND seguita da un inverter DeMorgan DeMorgan Distributiva = = C C C S C S C Si può implementare con un pull-up Novembre 26 ED - Verilog Massimo arbaro Novembre 26 ED - Verilog Massimo arbaro 2

4 Half dder: Layout Sommatore 4 bit Il layout del circuito del Half-dder è complesso e di difficile comprensione nonostante contenga solo un numero limitato delle porte totali del sommatore bbiamo condotto la progettazione del halfadder contenuto nel sommatore fino al livello di layout. desso bisognerebbe fare altrettanto per il fulladder e poi mettere insieme i 4 sottomoduli ( H e 3 F) con le opportune connessioni E evidente che ciascuna delle descrizioni possibili (modulare, porte logiche, circuitale, layout) aggiunge informazioni ma contemporaneamente rende rapidamente ingestibile il problema nella sua interezza Novembre 26 ED - Verilog Massimo arbaro 3 Novembre 26 ED - Verilog Massimo arbaro 4 Livelli di astrazione Si rende necessario uno strumento alternativo per la gestione del progetto al livello di sistema/specifiche o modulo/rtl Ci serve uno strumento che sia contemporaneamente semplice da usare ed abbastanza sofisticato da rendere la complessità del sistema Lo strumento sono gli Hardware Description Languages (HDL) o Linguaggi di Descrizione del Hardware Hardware Description Language Un linguaggio di descrizione del hardware è un linguaggio usato per descrivere sistemi digitali Sebbene possa a prima vista essere confuso con un linguaggio di programmazione le differenze sono enormi: un HDL descrive comunque un sistema fisico e non un algoritmo Esistono due principali HDL (Verilog e VHDL) che hanno caratteristiche simili ma non identiche. Noi useremo il Verilog (per la sua semplicità d uso e la sua rapida curva di apprendimento), ma non è complicato partire dalla conoscenza del Verilog per imparare anche il VHDL Novembre 26 ED - Verilog Massimo arbaro 5 Novembre 26 ED - Verilog Massimo arbaro 6

5 VERILOG: Concetto di modulo VERILOG Fondamenti L elemento base per la descrizione di un blocco logico in verilogèil modulo. Il modulo rappresenta un blocco logico preso in uno dei suoi possibili livelli di astrazione. Le informazioni base contenute nel modulo sono INTERFCCI (interface): segnali di ingresso e uscita CORPO (body): la concreta descrizione funzionale del modulo stesso Ogni modulo può contenere al suo interno l istanziazione di altri moduli ad un livello più basso di gerarchia Università di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOL) Novembre 26 ED - Verilog Massimo arbaro 8 Modulo In linguaggio verilog un modulo inizia con la parolachiave module e termina con endmodule module nomemodulo( lista_io ); endmodule INTERFCE ODY Interfaccia Esempio della definizione di interfaccia per il sommatore: Inizio modulo Corpo modulo Fine modulo Nome del modulo module sommatore(,,s); input [3:],; output [4:] S; endmodule Elenco terminali IO Definizione direzione terminali Dimensione segnali IO Novembre 26 ED - Verilog Massimo arbaro 9 Novembre 26 ED - Verilog Massimo arbaro 2

6 Interfaccia La dichiarazione dell interfaccia di un modulo è divisa in 2 parti: Lista delle porte: le porte sono i terminali di ingresso e uscita del modulo, l elenco delle porte compare fra parentesi subito dopo il nome del modulo. Dopo la parentesi, come dopo ogni riga di un file verilog, c è un punto e virgola. Nella lista le porte di I/O (input/output) possono comparire in qualsiasi ordine Dichiarazione delle porte: subito dopo la prima riga devono essere definite tutte le porte che compaiono nella lista. Per ogni porta si definisce la direzione (input, output, inout) e la dimensione (numero di bit associati a quella porta) lcuni elementi di sintassi Ogni riga (tranne quella contenente endmodule) deve essere terminata da un punto e virgola (come in C) I commenti si scrivono come in C: Commenti su singola riga sono preceduti da // Commenti su più righe sono contenuti fra il simbolo /* ed il simbolo */ Gli identificatori (nomi di moduli, nomi di porte, nomi di istanze o variabili) devono contenere solo lettere, numeri, segni $ e underscore _ e devono iniziare per lettera o underscore Il verilog è case-sensitive quindi lettere minuscole e maiuscole vengono considerate diverse (SIG_$ e sig_a$ sono due identificatori differenti validi) Novembre 26 ED - Verilog Massimo arbaro 2 Novembre 26 ED - Verilog Massimo arbaro 22 Segnali in Verilog Qualsiasi segnale in verilog può assumere uno fra i 4 possibili simboli: : logico : logico o x: indeterminato Z o z: alta impedenza Un segnale può essere indeterminato per vari motivi. d esempio: Non è stato mai inizializzato E in conflitto con un altro segnale lta impedenza Il segnale in alta impedenza (Z) è utilizzato per gestire bus bidirezionali: Unità Unità 2 US Se l Unità (ad esempio il processore) deve potere inviare/ricevere dati a/da l Unità 2 (ad esempio la memoria) è necessario che entrambe siano in grado di pilotare lo stesso bus. Novembre 26 ED - Verilog Massimo arbaro 23 Novembre 26 ED - Verilog Massimo arbaro 24

7 Logica a 4 valori: tabelle di verità Visto che ogni segnale può valere anche x o z bisogna ridefinire le tabelle di verità delle primitive tenendo conto di questi valori ND Z OR Z Z Z NND Z Z NOR Novembre 26 ED - Verilog Massimo arbaro 25 Z Z NET e VRILE I segnali di un sistema descritto in verilog possono essere di due tipi: NET e VRILE. NET: corrisponde ad una qualsiasi connessione elettrica (filo). Deve quindi essere pilotato da qualcosa (una primitiva logica, un modulo, una espressione algebrica) o va in alta impedenza VRILE: è simile ad una variabile di un linguaggio di programmazione. Gli si assegna un valore esplicitamente e tale valore è mantenuto fino a che non si ha un altra assegnazione esplicita Novembre 26 ED - Verilog Massimo arbaro 26 Definizione di un NET Per definire un segnale di tipo NET si usano le seguenti parole-chiave: wire: indica un semplice filo di interconnessione (è quella che utilizzeremo quasi sempre noi) tri: indica un filo di interconnessione pilotato da dispositivi tristate (la useremo di rado, ma è utile in corsi avanzati) supply: indica un filo connesso direttamente a massa (quindi valore logico sempre ) supply: indica un filo connesso sempre a VDD (quindi valore logico sempre ) wand, wor, tri, tri, etc.: fili di interconnessione con caratteristiche particolari che NON utilizzeremo in questo corso Novembre 26 ED - Verilog Massimo arbaro 27 Definizione di un NET: esempio Per definire lo half-adder: module ha(,,s,c); input,; output S,C; wire,,s,c,n,n; wire n, n; endmodule n n Novembre 26 ED - Verilog Massimo arbaro 28 n n Tutti i segnali sono fili di interconnessione quindi sono NET, utilizziamo per definirli la parola chiave wire S C

8 NET: assegnamento Esempio: half-adder Ci sono due opzioni per assegnare un valore ad un net: Strutturale: il valore al net è imposto dal fatto che il net stesso è l uscita di una porta logica lgebrico: al net viene assegnato il risultato di una espressione algebrica (booleana) le cui variabili sono segnali di ingresso o altri segnali interni del modulo. Tale assegnamento avviene per mezzo della parola chiave assign (l assegnamento è detto continuous assignment perché il net avrà sempre il risultato di quell espressione algebrica, ed al variare degli ingressi varia anche il valore del net) module ha(,,c,s); input,; output C,S; wire,,c,s; assign S=^; and a(c,,); endmodule ssegnamento del valore di C in modo strutturale (è l uscita di una primitiva logica, vedi modulo 7) Nel caso del half-adder si può utilizzare una decrizione mista strutturale/dataflow Continuous assignment: S è il risultato di un espressione algebrica degli ingressi In entrambi i casi ogni volta che cambiano gli ingressi cambiano le uscite senza dover rifare l assegnamento Novembre 26 ED - Verilog Massimo arbaro 29 Novembre 26 ED - Verilog Massimo arbaro 3 Definizione di un VRILE Per definire un segnale di tipo VRILE si usano le seguenti parole-chiave: reg: indica un semplice variabile logica espressa su un numero di bit a piacimento. Contiene un valore logico non necessariamente associato ad un numero. Useremo quasi sempre questo tipo. integer: una variabile che rappresenta un numero intero espresso tipicamente su 32 bit. Lo utilizzeremo raramente. real, time, realtime: variabili con caratteristiche particolari che NON utilizzeremo in questo corso Reg: assegnamento Come si assegna un valore ad un reg che è l equivalente di una variabile? Il verilog mette a disposizione due costrutti procedurali, ossia due modi per descrivere operazioni che vengono eseguite in sequenza su delle variabili: locco locco always Novembre 26 ED - Verilog Massimo arbaro 3 Novembre 26 ED - Verilog Massimo arbaro 32

9 locco Un blocco procedurale è una sequenza di operazioni che vengono eseguite una volta sola nel modulo (l esecuzione inizia all istante e termina con l ultima istruzione del blocco) E possibile inserire in un modulo diversi blocchi che verranno eseguiti in parallelo (tutti i blocchi vengono eseguiti contemporaneamente a partire dall istante, non conta l ordine con cui compaiono nel file) La parola chiave indica l inizio del blocco. Se il blocco contiene più istruzioni queste vengono racchiuse fra begin end module testreg; reg,; begin =; =; #5 =; #5 =; =; #5 =; #5 $stop; end endmodule Esempio Questa sequenza assegna alla coppia, tutte le possibili combinazioni di ingresso. Tutti gli assegnamenti sono considerati contemporanei a meno che non vengano inseriti dei ritardi. Per inserire un ritardo si usa la sintassi #delay (#5 significa: attendi 5 unità di tempo, che di default sono nanosecondi) Novembre 26 ED - Verilog Massimo arbaro 33 Novembre 26 ED - Verilog Massimo arbaro 34 Esempio Initial t = =; =; =; =; =; =; begin =; =; #5 =; #5 =; =; #5 =; #5 $stop; end t begin Sa; #dela S2a; #del2a S3a; end begin Sb; #delb S2b; end In generale: Ci possono essere più blocchi Non conta l ordine con cui vengono messi i blocchi ma conta l ordine in cui compaiono le istruzioni nei singoli blocchi L esecuzione è parallela e viene fatta una sola volta Novembre 26 ED - Verilog Massimo arbaro 35 Novembre 26 ED - Verilog Massimo arbaro 36

10 Esecuzione di Sa nel primo Esecuzione di Sb nel secondo Esempio Esecuzione di S2a nel primo Esecuzione di S2b nel secondo Esecuzione di S3a nel primo dela delb dela+del2a t Esempio Per il primo, quindi, valgono le seguenti temporizzazioni: Sa: subito t= S2a: dopo dela secondi t=dela S3a: dopo altri del2a secondi t=dela+del2a Per il secondo, invece, valgono le seguenti: Sb: subito t= S2b: dopo delb t=delb Novembre 26 ED - Verilog Massimo arbaro 37 Novembre 26 ED - Verilog Massimo arbaro 38 locco always Esempio Un blocco always è un blocco procedurale che viene continuamente eseguito L esecuzione di un blocco always inizia nell istante e prosegue seguendo le temporizzazioni all interno del blocco Subito dopo l esecuzione dell ultima istruzione si rincomincia ad eseguire la prima istruzione Possono esserci più blocchi always e vengono eseguiti tutti in parallelo Non conta l ordine con cui i blocchi compaiono nel file module testclock; reg clk; always begin clk=; #5 clk=; #5 clk=; end #4 $finish; endmodule Questa sequenza genera un segnale di clock con periodo unità di tempo (5 alto, 5 basso) L esecuzione inizia all istante (in cui si esegue clk=), dopo 5 unità si esegue clk=, dopo altre 5 nuovamente clk= ed il controllo ripassa subito (senza ritardo) alla prima istruzione (sempre clk=) Novembre 26 ED - Verilog Massimo arbaro 39 Novembre 26 ED - Verilog Massimo arbaro 4

11 always begin clk=; #5 clk=; #5 clk=; end clk clk=; clk=; Dopo l ultima istruzione l esecuzione riparte istantaneamente dalla prima Esempio clk=; clk=; clk=; t clk=; lways Un blocco always inizia con la parola chiave always. Se contiene più istruzioni queste sono racchiuse fra begin..end Possono esserci più blocchi always, in questo caso vengono eseguiti in parallelo e sono completamente indipendenti l uno dall altro (se un blocco termina rincomincia l esecuzione dall inizio anche se gli altri blocchi non hanno terminato) L ordine con cui compaiono i blocchi always non ha alcuna importanza ma ovviamente conta l ordine delle istruzioni dentro il singolo blocco Novembre 26 ED - Verilog Massimo arbaro 4 Novembre 26 ED - Verilog Massimo arbaro 42 Segnali interni ed esterni I segnali interni sono quei segnali che esistono solo all interno del modulo. Possono essere indifferentemente net o variable a seconda delle esigenze I segnali esterni sono le porte di interconnessione (definite nell interfaccia). Esistono regole precise sulla loro natura (net o variable), a seconda che siano input (ingressi), output (uscite) o inout (bidirezionali) Input Le porte di ingresso (input) rappresentano segnali che arrivano dall esterno e vengono quindi generati all esterno del modulo stesso Per questo motivo all interno del modulo non possono che essere di tipo net (se fossero variable il loro valore dovrebbe essere assegnato dentro il modulo, cosa non possibile per un ingresso) Dentro il modulo non possono essere fatti assegnamenti ad un ingresso Novembre 26 ED - Verilog Massimo arbaro 43 Novembre 26 ED - Verilog Massimo arbaro 44

12 Output Le porte di uscita (output) rappresentano segnali che vengono generati all interno del modulo stesso Per questo motivo all interno del modulo possono essere sia di tipo net (in tal caso verranno assegnati per mezzo di primitive o interconnessioni con sottomoduli) che di tipo variable Una porta di uscita non può essere letta all interno di un modulo ma solo assegnata (questa ultima regola non è rispettata in tutti i simulatori e software, quindi è più una regola di buona scrittura che un obbligo, in pratica non la utilizzeremo mai) Inout Le porte di inout rappresentano segnali bidirezionali Per questo motivo all interno del modulo non possono che essere di tipo net (se fossero variable il loro valore dovrebbe essere assegnato dentro il modulo, ma se la porta è bidirezionale bisogna che possa essere assegnata anche dall esterno) Dentro il modulo possono essere assegnati o letti indifferentemente Novembre 26 ED - Verilog Massimo arbaro 45 Novembre 26 ED - Verilog Massimo arbaro 46 Vettori Un vettore (bus) non è altro che un unico nome per un segnale rappresentato su più bit wire [7:] bus; wire [:7] bus; reg [3:] var; Vettori Si può accedere a porzioni di un vettore o a singoli bit del vettore usando sempre le parentesi quadre: wire [7:] bus; wire [:7] bus; indici Il primo numero fra parentesi è sempre il bit più significativo, l ultimo il meno significativo. bus [7:5] bus [3] bus [:2] bus [4] Novembre 26 ED - Verilog Massimo arbaro 47 Novembre 26 ED - Verilog Massimo arbaro 48

13 Rappresentazione dei numeri I numeri in verilog possono essere espressi in formato decimale, binario, ottale ed esadecimale d un numero decimale, ottale o esadecimale corrisponderà sempre una rappresentazione binaria interna che viene fatta in complemento a 2 Nel rappresentare un numero è possibile (in genere indispensabile) indicare il numero di bit su cui va rappresentato Novembre 26 ED - Verilog Massimo arbaro 49 Rappresentazione dei numeri Numero di bit su cui viene rappresentato ase della rappresentazione (decimale) 8 d2 Se il numero di bit non è specificato viene usato il numero massimo possibile (in genere 32) Numero Se la base non è indicata si intende decimale Novembre 26 ED - Verilog Massimo arbaro 5 Rappresentazione dei numeri Rappresentazione dei numeri Le possibili basi sono 4: d decimale b binaria o ottale h esadecimale Nel caso di numeri negativi il segno meno va indicato prima non solo del numero ma anche della dimensione (-8 d2 -> numero 2 decimale espresso su 8 bit) Esempi: 8 d2 (2 decimale su 8 bit) -8 d2 (-2 decimale su 8 bit) 4 b ( b =9 d su 4 bit) 8 ha6 (a6 h =66 d su 8 bit) ll interno del numero si può usare il simbolo _ per migliorare la leggibilità (separare gruppi di cifre) 8 b_ -> Nella rappresentazione binaria (ed ottale e esadecimale che corrispondono a bit) si possono assegnare anche il valore e Z 4 bxx -> xx 8 hza -> zzzz Se il numero di cifre specificate è inferiore al numero richiesto i bit rimanenti vengono posti a, a meno che la cifra più significativa indicata esplicitamente sia o Z nel qual caso i bit rimanenti sono messi appunto a o Z 8 b -> 8 bz ->zzzzzz 8 hza -> zzzz Novembre 26 ED - Verilog Massimo arbaro 5 Novembre 26 ED - Verilog Massimo arbaro 52