Linguaggi di Descrizione del Hardware: VERILOG

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1 Linguaggi di Descrizione del Hardware: VERILOG Lucidi del Corso di Elettronica Digitale Modulo 6 Università di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOLAB)

2 Livelli di astrazione Introduzione Università di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOLAB)

3 Livelli di astrazione Abbiamo visto che esistono molte diverse implementazioni di una stessa funzione logica (che può essere descritta in termini di porte logiche, di tabelle di verità, di espressioni algebriche) Ad ogni funzione logica che si voglia implementare corrisponderà poi un circuito elettronico composto di transistor Ad ogni circuito corrispondono un insieme di maschere (layout) che descrivono i passi di processo (maschera di gate, di diffusione, i di metallizzazione, etc.) 17 Novembre 2009 ED - Verilog Massimo Barbaro 3

4 Livelli di astrazione Qualsiasi sistema digitale può dunque essere descritto a diversi differenti livelli di dettaglio + SISTEMA/SPECIFICHE MODULO/RTL PORTE LOGICHE/ALGEBRICO CIRCUITO LAYOUT 17 Novembre 2009 ED - Verilog Massimo Barbaro 4

5 Esempio: sommatore Proviamo a seguire tutto il processo di progettazione in un caso molto semplice, dalla concezione al layout Esempio: un sommatore di due numeri a 4 bit espressi in complemento a 2 17 Novembre 2009 ED - Verilog Massimo Barbaro 5

6 Sommatore: Specifiche Quale è la prima descrizione del sistema? Un sommatore di numeri a 4 bit in complemento a 2 (Una descrizione informale del sistema che si vuole realizzare) 17 Novembre 2009 ED - Verilog Massimo Barbaro 6

7 Sommatore: Modulo/RTL Una descrizione più dettagliata darà una rappresentazione in termini di moduli funzionali. Nel caso del sommatore possiamo usare un simbolo che ne rappresenti gli ingressi, le uscite e la funzionalità (il modulo funzionale è uno solo) A[3:0] L uscita è a 5 bit, perché c è + S[4:0] il riporto B[3:0] (carry) 17 Novembre 2009 ED - Verilog Massimo Barbaro 7

8 Sommatore: Modulo/RTL Ancora al livello di descrizione in termini di A 0 S 0 moduli funzionali, B HA 0 l addizionatore di numeri a C 0 4 bit è composto da 4 addizionatori di numeri a A S 1 1 FA singolo bit. B 1 C 1 Il modulo HA (Half Adder) ) somma due bit ed ha in A S uscita la somma ed il 2 2 FA riporto (carry). Il modulo B 2 C 2 FA (Full Adder) somma 3 bit (la coppia i-esima più il A S 3 riporto dalla (i-1)-esima) 3 FA B 3 C 3 =S 4 17 Novembre 2009 ED - Verilog Massimo Barbaro 8

9 Half Adder: Porte Logiche/Algebrico Ogni singolo modulo funzionale deve poi essere implementato in termini di porte logiche. Per prima cosa si individuano le funzioni logiche che legano ingressi ad uscite (tramite tabelle di verità) e poi si implementano queste funzioni con porte logiche. A B S A B C S=A B+AB C=AB 17 Novembre 2009 ED - Verilog Massimo Barbaro 9

10 Half Adder: Porte Logiche/Algebrico Ottenuta l espressione algebrica è possibile disegnare lo schematico con porte logiche. Esistono molte soluzioni a seconda delle porte che è possibile implementare A A B S B AB C 17 Novembre 2009 ED - Verilog Massimo Barbaro 10

11 Half Adder: Circuito Per implementare in logica CMOS in modo compatto si può manipolare S: C=AB NAND seguita da un inverter S =(A B+AB ) =(A B) (AB AB) (AB) (AB ) = DeMorgan =(A+B )(A +B)= =AA +AB+A B +BB = =AB+A B = =C+A B =(C ) +A B DeMorgan Distributiva AA =BB =0 Si può implementare con un pull-upp 17 Novembre 2009 ED - Verilog Massimo Barbaro 11

12 Half Adder: Circuito A B C A B S B C C S A A B C C 17 Novembre 2009 ED - Verilog Massimo Barbaro 12

13 Half Adder: Layout Il layout del circuito del Half-Adder è complesso e di difficile comprensione nonostante contenga solo un numero limitato delle porte totali del sommatore 17 Novembre 2009 ED - Verilog Massimo Barbaro 13

14 Sommatore 4 bit Abbiamo condotto la progettazione del half- adder contenuto nel sommatore fino al livello di layout. Adesso bisognerebbe fare altrettanto per il fulladder e poi mettere insieme i 4 sottomoduli (1 HA e 3 FA) con le opportune connessioni E evidente che ciascuna delle descrizioni possibili (modulare, porte logiche, circuitale, it layout) aggiunge informazioni ma contemporaneamente t rende rapidamente ingestibile il problema nella sua interezza 17 Novembre 2009 ED - Verilog Massimo Barbaro 14

15 Livelli di astrazione Si rende necessario uno strumento alternativo per la gestione del progetto al livello di sistema/specifiche o modulo/rtl Ci serve uno strumento t che sia contemporaneamente semplice da usare ed abbastanza sofisticato t da rendere la complessità del sistema Lo strumento sono gli Hardware Description Languages (HDL) o Linguaggi di Descrizione del Hardware 17 Novembre 2009 ED - Verilog Massimo Barbaro 15

16 Hardware Description Language Un linguaggio di descrizione del hardware è un linguaggio usato per descrivere sistemi digitali Sebbene possa a prima vista essere confuso con un linguaggio gg di programmazione le differenze sono enormi: un HDL descrive comunque un sistema fisico e non un algoritmo Esistono due principali HDL (Verilog e VHDL) che hanno caratteristiche simili ma non identiche. Noi useremo il Verilog (per la sua semplicità d uso e la sua rapida curva di apprendimento), ma non è complicato partire dalla conoscenza del Verilog per imparare anche il VHDL 17 Novembre 2009 ED - Verilog Massimo Barbaro 16

17 VERILOG Fondamenti Università di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOLAB)

18 VERILOG: Concetto di modulo L elemento base per la descrizione di un blocco logico in verilog è il modulo. Il modulo rappresenta un blocco logico preso in uno dei suoi possibili livelli di astrazione. Le informazioni base contenute nel modulo sono INTERFACCIA (interface): segnali di ingresso e uscita CORPO (body): la concreta descrizione funzionale del modulo stesso Ogni modulo può contenere al suo interno l istanziazione di altri moduli ad un livello più basso di gerarchia 17 Novembre 2009 ED - Verilog Massimo Barbaro 18

19 Modulo In linguaggio verilog un modulo inizia con la parola- chiave module e termina con endmodule module nomemodulo( lista_io ); INTERFACE BODY endmodule 17 Novembre 2009 ED - Verilog Massimo Barbaro 19

20 Interfaccia Esempio della definizione di interfaccia per il sommatore: Inizio modulo Corpo modulo Fine modulo Nome del modulo module sommatore(a,b,s); input [3:0] A,B; output [4:0] S; endmodule Elenco terminali IO Definizione direzione terminali Dimensione so e segnali IO 17 Novembre 2009 ED - Verilog Massimo Barbaro 20

21 Interfaccia La dichiarazione dell interfaccia di un modulo è divisa in 2 parti: Lista delle porte: le porte sono i terminali di ingresso e uscita del modulo, l elenco delle porte compare fra parentesi subito dopo il nome del modulo. Dopo la parentesi, come dopo ogni riga di un file verilog, c è cè un punto e virgola. Nella lista le porte di I/O (input/output) possono comparire in qualsiasi ordine Dichiarazione delle porte: subito dopo la prima riga devono essere definite tutte le porte che compaiono nella lista. Per ogni porta si definisce la direzione (input, output, inout) e la dimensione (numero di bit associati a quella porta) 17 Novembre 2009 ED - Verilog Massimo Barbaro 21

22 Alcuni elementi di sintassi Ogni riga (tranne quella contenente endmodule) deve essere terminata da un punto e virgola (come in C) I commenti si scrivono come in C: Commenti su singola riga sono preceduti da // Commenti su più righe sono contenuti fra il simbolo /* ed il simbolo */ Gli identificatori (nomi di moduli, nomi di porte, nomi di istanze o variabili) devono contenere solo lettere, numeri, segni $ e underscore _ e devono iniziare per lettera o underscore Il verilog è case-sensitive sensitive quindi lettere minuscole e maiuscole vengono considerate diverse (SIG_A$ e sig_a$ sono due identificatori differenti validi) 17 Novembre 2009 ED - Verilog Massimo Barbaro 22

23 Segnali in Verilog Qualsiasi segnale in verilog può assumere uno fra i 4 possibili simboli: 0: 0 logico 1: 1 logico X o x: indeterminato Z o z: alta impedenza Un segnale può essere indeterminato per vari motivi. Ad esempio: Non è stato mai inizializzato E in conflitto con un altro segnale 17 Novembre 2009 ED - Verilog Massimo Barbaro 23

24 Alta impedenza Il segnale in alta impedenza (Z) è utilizzato per gestire bus bidirezionali: Unità 1 Unità 2 BUS Se l Unità 1 (ad esempio il processore) deve potere inviare/ricevere dati a/da l Unità lunità 2 (ad esempio la memoria) è necessario che entrambe siano in grado di pilotare lo stesso bus. 17 Novembre 2009 ED - Verilog Massimo Barbaro 24

25 Logica a 4 valori: tabelle di verità Visto che ogni segnale può valere anche x o z bisogna ridefinire le tabelle di verità delle primitive tenendo conto di questi valori AND 0 1 X Z OR 0 1 X Z X X X 0 X X X Z 0 X X X X X X X 1 X X Z X 1 X X NAND 0 1 X Z NOR 0 1 X Z X X X X X 1 X X X X X 0 X X Z 1 X X X Z X 0 X X 17 Novembre 2009 ED - Verilog Massimo Barbaro 25

26 NET e VARIABLE I segnali di un sistema descritto in verilog possono essere di due tipi: NET e VARIABLE. NET: corrisponde ad una qualsiasi connessione elettrica (filo). Deve quindi essere pilotato da qualcosa (una primitiva logica, un modulo, una espressione algebrica) o va in alta impedenza VARIABLE: è simile ad una variabile di un linguaggio di programmazione. Gli si assegna un valore esplicitamente e tale valore è mantenuto fino a che non si ha un altra assegnazione esplicita 17 Novembre 2009 ED - Verilog Massimo Barbaro 26

27 Definizione di un NET Per definire un segnale di tipo NET si usano le seguenti parole-chiave: wire: indica un semplice filo di interconnessione (è quella che utilizzeremo quasi sempre noi) tri: indica un filo di interconnessione pilotato da dispositivi tristate (la useremo di rado, ma è utile in corsi avanzati) supply0: indica un filo connesso direttamente a massa (quindi valore logico sempre 0) supply1: indica un filo connesso sempre a VDD (quindi valore logico sempre 1) wand, wor, tri0, tri1, etc.: fili di interconnessione con caratteristiche particolari che NON utilizzeremo in questo corso 17 Novembre 2009 ED - Verilog Massimo Barbaro 27

28 Definizione di un NET: esempio Per definire lo half-adder: module ha(a,b,s,c); input AB; A,B; output S,C; wire A,B,S,C,nA,nB; wire nab, AnB; endmodule A B na nab S AnB nb C Tutti i segnali sono fili di interconnessione quindi sono NET, utilizziamo per definirli la parola chiave wire 17 Novembre 2009 ED - Verilog Massimo Barbaro 28

29 NET: assegnamento Ci sono due opzioni per assegnare un valore ad un net: Strutturale: il valore al net è imposto dal fatto che il net stesso è l uscita di una porta logica Algebrico: al net viene assegnato il risultato di una espressione algebrica (booleana) le cui variabili sono segnali di ingresso o altri segnali interni del modulo. Tale assegnamento avviene per mezzo della parola chiave assign (l assegnamento è detto continuous assignment perché il net avrà sempre il risultato di quell espressione espressione algebrica, ed al variare degli ingressi varia anche il valore del net) 17 Novembre 2009 ED - Verilog Massimo Barbaro 29

30 Esempio: half-adder module ha(a,b,c,s); input A,B; output C,S; wire A,B,C,S; assign S=A^B; and a1(c,a,b); endmodule Assegnamento del valore di C in modo strutturale (è l uscita di una primitiva logica, vedi modulo 7) Nel caso del half-adder si può utilizzare una decrizione mista strutturale/dataflow Continuous assignment: S è il risultato di un espressione algebrica degli ingressi In entrambi i casi ogni volta che cambiano gli ingressii cambiano le uscite senza dover rifare l assegnamento 17 Novembre 2009 ED - Verilog Massimo Barbaro 30

31 Definizione di un VARIABLE Per definire un segnale di tipo VARIABLE si usano le seguenti parole-chiave: reg: indica un semplice variabile logica espressa su un numero di bit a piacimento. Contiene un valore logico non necessariamente associato ad un numero. Useremo quasi sempre questo tipo. integer: una variabile che rappresenta un numero intero espresso tipicamente su 32 bit. Lo utilizzeremo raramente. real, time, realtime: variabili con caratteristiche particolari che NON utilizzeremo in questo corso 17 Novembre 2009 ED - Verilog Massimo Barbaro 31

32 Reg: assegnamento Come si assegna un valore ad un reg che è l equivalente di una variabile? Il verilog mette a disposizione due costrutti procedurali, ossia due modi per descrivere operazioni che vengono eseguite in sequenza su delle variabili: Blocco initial Blocco always 17 Novembre 2009 ED - Verilog Massimo Barbaro 32

33 Blocco initial Un blocco procedurale initial è una sequenza di operazioni che vengono eseguite una volta sola nel modulo (l esecuzione inizia all istante 0 e termina con l ultima istruzione del blocco) E possibile inserire in un modulo diversi blocchi initial che verranno eseguiti in parallelo (tutti i blocchi vengono eseguiti contemporaneamente a partire dall istante 0, non conta l ordine con cui compaiono nel file) La parola chiave initial indica l inizio del blocco. Se il blocco contiene più it istruzionii i queste vengono racchiuse fra begin end 17 Novembre 2009 ED - Verilog Massimo Barbaro 33

34 Esempio module testreg; Questa sequenza reg AB; A,B; assegna alla coppia A,B tutte le possibili initial combinazioni di ingresso. begin Tutti gli assegnamenti A=0; sono considerati B=0; contemporanei a meno #5 A=1; che non vengano inseriti #5 A=0; dei ritardi. B=1; Per inserire un ritardo si #5 A=1; usa la sintassi #delay #5 $stop; (#5 significa: attendi 5 end unità di tempo, che di default sono endmodule nanosecondi) 17 Novembre 2009 ED - Verilog Massimo Barbaro 34

35 Esempio B T = A Eseguito A=0; B=0; Eseguito A=1; Eseguito A=0; B=1; Eseguito A=1; initial begin A=0; B=0; #5 A=1; #5 A=0; B=1; #5 A=1; #5 $stop; end t 17 Novembre 2009 ED - Verilog Massimo Barbaro 35

36 Initial In generale: initial Ci possono essere begin più blocchi initial S1a; Non conta l ordine con #del1a S2a; cui vengono messi i #del2a S3a; blocchi ma conta end l ordine in cui compaiono le istruzioni initial nei singoli blocchi begin S1b; L esecuzione è #del1b S2b; parallela e viene fatta end una sola volta 17 Novembre 2009 ED - Verilog Massimo Barbaro 36

37 Esecuzione di S1a nel primo initial Esempio Esecuzione di S2a nel primo initial Esecuzione di S3a nel primo initial 0 del1a del1b del1a+del2a t Esecuzione di S1b nel secondo initial Esecuzione di S2b nel secondo initial 17 Novembre 2009 ED - Verilog Massimo Barbaro 37

38 Esempio Per il primo initial, quindi, valgono le seguenti temporizzazioni: S1a: subito t=0 S2a: dopo del1a secondi t=del1a S3a: dopo altri del2a secondi t=del1a+del2a Per il secondo initial, iti invece, valgono le seguenti: S1b: subito t=0 S2b: dopo del1b t=del1b 17 Novembre 2009 ED - Verilog Massimo Barbaro 38

39 Blocco always Un blocco always èunbloccoproceduraleche viene continuamente eseguito L esecuzione di un blocco always inizia nell istante t 0 e prosegue seguendo le temporizzazioni all interno del blocco Subito dopo l esecuzione dell ultima istruzione si rincomincia ad eseguire la prima istruzione Possono esserci più blocchi always e vengono eseguiti tutti in parallelo Non conta l ordine con cui i blocchi compaiono nel file 17 Novembre 2009 ED - Verilog Massimo Barbaro 39

40 Esempio module testclock; Questa sequenza genera un segnale di clock con reg clk; periodo 10 unità di tempo always (5 alto, 5 basso) begin L esecuzione inizia clk=0; all istante 0 (in cui si #5 clk=1; esegue clk=0), dopo 5 #5 clk=0; unità si esegue clk=1, end dopo altre 5 nuovamente initial clk=0 ed il controllo #40 $stop; ripassa subito (senza endmodule ritardo) alla prima istruzione (sempre clk=0) 17 Novembre 2009 ED - Verilog Massimo Barbaro 40

41 always begin clk=0; #5 clk=1; #5 clk=0; end clk Esempio t Eseguito clk=0; Eseguito clk=1; Dopo l ultima istruzione l esecuzione riparte istantaneamente dalla prima Eseguito clk=0; Eseguito clk=0; Eseguito Eseguito clk=1; clk=0; 17 Novembre 2009 ED - Verilog Massimo Barbaro 41

42 Always Un blocco always inizia con la parola chiave always. Se contiene più istruzioni queste sono racchiuse fra begin..end Possono esserci più blocchi always, in questo caso vengono eseguiti in parallelo e sono completamente indipendenti l uno dall altro (se un blocco termina rincomincia l esecuzione dall inizio anche se gli altri blocchi non hanno terminato) L ordine con cui compaiono i blocchi always non ha alcuna importanza ma ovviamente conta l ordine delle istruzioni dentro il singolo blocco 17 Novembre 2009 ED - Verilog Massimo Barbaro 42

43 Segnali interni ed esterni I segnali interni sono quei segnali che esistono solo all interno del modulo. Possono essere indifferentemente net o variable a seconda delle esigenze I segnali esterni sono le porte di interconnessione i (definite it nell interfaccia). i Esistono regole precise sulla loro natura (net o variable), a seconda che siano input (ingressi), i) output (uscite) o inout (bidirezionali) 17 Novembre 2009 ED - Verilog Massimo Barbaro 43

44 Input Le porte di ingresso (input) rappresentano segnali che arrivano dall esterno e vengono quindi generati all esterno del modulo stesso Per questo motivo all interno del modulo non possono che essere di tipo net (se fossero variable il loro valore dovrebbe essere assegnato dentro il modulo, cosa non possibile per un ingresso) Dentro il modulo non possono essere fatti assegnamenti ad un ingresso 17 Novembre 2009 ED - Verilog Massimo Barbaro 44

45 Output Le porte di uscita (output) rappresentano segnali che vengono generati all interno del modulo stesso Per questo motivo all interno del modulo possono essere sia di tipo net (in tal caso verranno assegnati per mezzo di primitive o interconnessioni con sottomoduli) che di tipo variable Una porta di uscita non può essere letta all interno di un modulo ma solo assegnata (questa ultima regola non è rispettata in tutti i simulatori e software, quindi è più una regola di buona scrittura che un obbligo, in pratica non la utilizzeremo mai) 17 Novembre 2009 ED - Verilog Massimo Barbaro 45

46 Inout Le porte di inout rappresentano segnali bidirezionali Per questo motivo all interno del modulo non possono che essere di tipo net (se fossero variable il loro valore dovrebbe essere assegnato dentro il modulo, ma se la porta è bidirezionale bisogna che possa essere assegnata anche dall esterno) Dentro il modulo possono essere assegnati o letti indifferentemente 17 Novembre 2009 ED - Verilog Massimo Barbaro 46

47 Vettori Un vettore (bus) non è altro che un unico nome per un segnale rappresentato su più bit wire [7:0] busa; wire [0:7] busb; reg [3:0] var1; indici Il primo numero fra parentesi è sempre il bit più significativo, l ultimo il meno significativo. 17 Novembre 2009 ED - Verilog Massimo Barbaro 47

48 Vettori Si può accedere a porzioni di un vettore o a singoli bit del vettore usando sempre le parentesi quadre: wire [7:0] busa; wire [0:7] busb; busa [7:5] busa [3] busb [4] busb [0:2] 17 Novembre 2009 ED - Verilog Massimo Barbaro 48

49 Rappresentazione dei numeri I numeri in verilog possono essere espressi in formato decimale, binario, ottale ed esadecimale Ad un numero decimale, ottale oesadecimale corrisponderà sempre una rappresentazione binariai interna che viene fatta incomplemento a 2 Nel rappresentare un numero è possibile (in genere indispensabile) indicare il numero di bit su cui va rappresentato 17 Novembre 2009 ED - Verilog Massimo Barbaro 49

50 Rappresentazione dei numeri Numero di bit su cui viene rappresentato Se il numero di bit non è specificato viene usato il numero massimo possibile (in genere 32) 8 d12 Numero Base della rappresentazione (decimale) Se la base non è indicata si intende decimale 17 Novembre 2009 ED - Verilog Massimo Barbaro 50

51 Rappresentazione dei numeri Le possibili basi sono 4: d decimale b binaria o ottale h esadecimale Nel caso di numeri negativi il segno meno va indicato prima non solo del numero ma anche della dimensione (-8 d12 -> numero 12 decimale espresso su 8 bit) Esempi: 8 d12 (12 decimale su 8 bit) -8 d12 (-12 decimale su 8 bit) 4 b1001 (1001 b =9 d su 4 bit) 8 ha6 (a6 h =166 d su 8 bit) 17 Novembre 2009 ED - Verilog Massimo Barbaro 51

52 Rappresentazione dei numeri All interno del numero si può usare il simbolo _ per migliorare la leggibilità (separare gruppi dicifre) 8 b0110_1010 -> Nella rappresentazione binaria (ed ottale e esadecimale che corrispondono a bit) si possono assegnare anche il valore X e Z 4 b01xx -> 01xx 8 hza -> zzzz1010 Se il numero di cifre specificate è inferiore al numero richiesto i bit rimanenti vengono posti a 0, a meno che la cifra più significativa indicata esplicitamente sia X o Z nel qual caso i bit rimanenti sono messi appunto a X o Z 8 b1 -> bz01 ->zzzzzz01 8 hza -> zzzz Novembre 2009 ED - Verilog Massimo Barbaro 52