Esercizio 4.3. Esercizio 4.4
|
|
- Bonifacio Andreoli
- 6 anni fa
- Visualizzazioni
Transcript
1 4 Esercizio 4.3 La rete di Figura 4.1 del testo è un latch realizzato con porte NOR. Sostituendo le porte NOR con porte NAND si ottiene la rete di Figura 4.1. Figura 4.1 Rete dell Esercizio 4.3. Nella Tabella 4.1 si può analizzare il comportamento del dispositivo in funzione degli ingressi. Si evidenzia che, nel caso di ingresso 00, la rete sequenziale ha ambedue le uscite (A e Z) a 1. S R A Z Tabella 4.1 Comportamento del latch in funzione degli ingressi. Esercizio 4.4 Seguendo la tecnica dei pallini, dalla Figura 4.1 del testo, riportata a sinistra in Figura 4.2, si ottiene il latch a destra. Successivamente, si esegue la sostituzione con porte NAND, ottenendo il latch a sinistra di Figura 4.3, la cui realizzazione in logica negativa è mostrata a destra. Rispetto al precedente latch di NOR la differenza che intercorre tra i due è la stessa che esiste tra la logica positiva e negativa; ovvero le reti hanno lo stesso funzionamento a patto di considerare gli 0 come 1 e viceversa. (Si veda anche l Esercizio 4.1)
2 Figura 4.2 Latch di soli NOR di Figura 4.1 del testo e sua trasformazione in rete di NAND. Figura 4.3 Latch di soli NAND in logica positiva, a sinistra, e in logica negativa, a destra. Esercizio 4.5 In Figura 4.4 viene presentato lo schema generale di soluzione del problema. Si tratta di definire la rete combinatoria che nel caso (a) ha come ingressi S, R e y, e la cui uscita T ha l effetto di far commutare il flip flip in modo che appaia come un SR. Questo schema, mutatis mutandis, si usa per qualunque trasformazione tra diversi tipi di flip flop. Figura 4.4 Schematizzazione del problema della creazione di un FFSR sfruttando un FFT. Lo schema è valido anche nel caso generale. Il problema del caso (a) è schematizzato in Figura 4.4. In Tabella 4.2 sono mostrati gli ingressi richiesti per le possibili transizioni dei due tipi di FF. La mappa di y in funzione di S, R e y è mostrata a sinistra in Figura 4.5, applicando il procedimento descritto al paragrafo A.5 del testo, dalla mappa di y si passa alla mappa di T, che assume la forma a destra in Figura 4.5, la cui copertura porta alla seguente espressione per T: T = Sy + Ry 2
3 y y S R T Tabella 4.2 Transizioni di stato e corrispondenti ingressi per i Flip Flop SR e T. La rete corrispondente è riportata in Figura 4.6. Figura 4.5 Mappe Esercizio 4.4a. Figura 4.6 Rete Esercizio 4.4a. Il punto (b) chiede di ricavare un FFSR da un FFD e un FFJK da un FFD. In Tabella 4.3 sono mostrate le 3 tabelle di transizione per i FF usati. Mentre in Figura 4.7 le mappe relative alle transizioni. y y S R J K D Tabella 4.3 Transizioni di stato e corrispondenti ingressi per i FFSR, FFJK e FFD Poichè per un FFD vale l equazione di stato y = D, si tratta semplicemente di imporre D = S +Ry per il caso della trasformazione FFSR FFD e D = Jy + Ky per la trasformazione FFJK FFD. Si trovano così le reti mostrate rispettivamente a sinistra e destra in Figura
4 Figura 4.7 Mappa Esercizio 4.4b (FFSR e FFJK da FFD). Figura 4.8 Reti che realizzano, a sinistra un FFSR a partire da un FFD, mentre a destra un FFJK da un FFD. Per quanto ci si riferisce alla costruzione di un FFD da un FFT, si riportano in Tabella 4.4 le transizioni di stato e in Figura 4.9 le mappe di T corrispondenti. In Figura 4.10 la rete risultante. y y T D Tabella 4.4 Transizioni di stato e corrispondenti ingressi per i FFT e FFD Figura 4.9 Mappa Esercizio 4.4c (FFD da FFT). T = y D. Esercizio 4.6 Il valore F0h corrisponde a b. Qualunque sia il tipo di FF utilizzato per realizzare il registro, si tratta di legare PR e CL a massa o a Vcc in modo da portare i singoli FF al valore richiesto all atto della messa sotto tensione (Figura 4.11). La rete a destra di Figura 4.11 genera il segnale Clear/Set quando viene asserito R. Si noti la presenza di un inverter Schmitt triggered, per generare un onda il più possibile quadra. 4
5 Figura 4.10 Rete che realizza un FFD da un FFT. Figura 4.11 A sinistra i collegamenti necessari per il caricamento in presenza di un segnale di Clear/Set; a destra la rete che genera il segnale Clear/Set. Esercizio 4.7 La rete che deve essere progettata, ha un unico ingresso (x) e una sola uscita (z) che al 5 clock presenta la parità, mentre sui precedenti presenta x. In Figura 4.12 è mostrato lo schema in questione. Figura 4.12 Schema per l Esercizio 4.7. In Figura 4.13 c è il diagramma di transizione degli stati. La notazione usata per etichettare gli archi è quella relativa al modello di Mealy. La colonna a sinistra (senza apici) individua un numero pari di 1, quella a destra un numero dispari. Supponendo di seguire lo schema a parità pari, sul 5 clock si ha z=0 se si è nello stato 4, altrimenti z=1 se si è nello stato 4, (indipendentemente da x). Si può ora ricavare la tabella di flusso e delle transizioni di stato (Tabella 4.5). Codificando gli stati come sotto si ottengono le mappe in Figura :0000 1: :1001 2: :1010 3: :1011 4: :1100 5
6 Figura 4.13 Diagramma degli stati per l Esercizio 4.7. SP x z 0 1,0 1,1 1 2,0 2,1 2 3,0 3,1 3 4,0 4,1 4 0,0 0,0 1 2,0 2,1 2 3,0 3,1 3 4,0 4,1 4 0,1 0,1 Tabella 4.5 Tabella di flusso corrispondente al diagramma di stato di Figura 4.13 Si noti che questa non è la codifica più conveniente in termini di minimizzazione della rete, ma è quella più naturale (rende comprensibile lo stato). Dalle mappe si ricavano le seguenti funzioni di stato e uscita, dalle quali può essere dedotto lo schema della rete. y 0 = y 1(y 0 x) y 1 = y 2(y 3 + y 0 ) y 2 = y 0y 3 + y 0 y 1 y 2 y 3 = y 3(y 0 y 2 + y 0 y 2 ) + y 0 y 1 y 2 y 3 z = y 0 y 1 y 2 y 3 x + x(y 0 + y 1 ). Soluzione alternativa Possiamo scomporre il problema in modo da avere Un contatore che fornisce il segnale c sul 5 clock Una rete che calcola p (parità) Una rete che presenta su z il segnale x sui clock da 0 a 3, e p clock 4. Ne deriva lo schema di Figura Il generatore di parità di Figura 4.15 ha il diagramma di stato di Figura Il diagramma rappresenta una macchina di Mealy. In ingresso c è la coppia x, c. L ingresso c è dato dall uscita di un 6
7 Figura 4.14 Mappe che rappresentano la Tabella 4.5 secondo la codifica indicata.esercizio 4.6. Figura 4.15 Schema riassuntivo della soluzione alternativa all Esercizio 4.6. semplice contatore modulo 5. Dalla copertura della mappa si ricava: p = yx + yc + yxc Figura 4.16 A sinistra è mostrato il diagramma di stato del generatore di parità dell Esercizio 4.6, sugli archi viene riportato xc/p. A destra la mappa relativa. La rete che realizza il generatore di parità è in Figura
8 Figura 4.17 Generatore di parità dell Esercizio 4.7 risultante dalla soluzione alternativa. Esercizio 4.8 La sequenza riconosciuta è Z 1 =1 solo dopo il fronte di clock che ha fatto caricare nel registro questa configurazione (il quinto fronte). Con riferimento alla notazione di Figura 4.18, se i FF commutano sul fronte di salita (a sinistra in Figura), Z è 1 durante il 1 del clock che ha caricato mentre se i flip flop commutano sul fronte di discesa (a destra in Figura), Z è 1 durante 2 del medesimo clock. Figura 4.18 Tempi di commutazione per i FF dell Esercizio 4.8. Esercizio 4.9 Il diagramma della macchina che riconosce la sequenza è rappresentato in Figura Essendo 5 gli stati da codificare, ci servono 3 bit. Ad esempio si può utilizzare la seguente codifica: A 000 B 001 C 011 D 010 E 100 dalla quale deriva la Tabella delle transizioni 4.6. Notare che la rete riconosce le finestre, ma in modo non sovrapposto. A titolo di esempio si mostra l uscita in riferimento a un flusso di dati in ingresso: x z Le corrispondenti mappe sono mostrate nella Figura 4.20, la cui copertura porta alle funzioni a destra nella stessa Figura. La rete è realizzata in Figura Per analizzare quale delle due soluzioni sia la migliore in termini di porte e FF basta semplicemente contare. La Figura 4.60 del testo risolve il problema con uno shift register, che sarà composto da 5 FF, 2 8
9 Figura 4.19 Diagramma di stato del riconoscitore della sequenza 10011, riconosciuta in ordine da sinistra a destra. Esercizio 4.9. y 1 y 2 y 3 x y 1 y 2 y 3 z Tabella 4.6 Tabella delle transizioni del riconoscitore della sequenza 10011, Esercizio 4.8. y 1 = y 2y 3 x y 2 = y 3x + y 1 x y 3 = y 3x + y 1 x z = y 1 x Figura 4.20 Mappe e funzioni relative alla Tabella di transizione 4.6 dell Esercizio 4.9. porte NOT e 2 porte AND. La soluzione presentata in Figura 4.21 utilizza 1 porta NOT, 5 porte AND, 2 porte OR e 3 FF. Dire quale delle due soluzioni sia la migliore è difficile. Un analisi di questo tipo ha però poco senso, in quanto va visto come i componenti vengano resi disponibili sul mercato. Si hanno allora delle sorprese. Per costruire lo shift register a 5 bit di Figura 4.60 occorre utilizzare il componente SN74198, un 8 bit Universale Bidirezionale Shift Register, a 28 piedini mentre per le altre 4 porte si può utilizzare, facendo qualche trasformazione, il componente SN7400, costituito da 4 porte NAND a 2 ingressi, con un totale di 14 piedini. Con 2 componenti si risolve il circuito. Per la rete in Figura 4.21 servono 2 componenti SN7474, ognuno dei quali è composto da 2 FFD Positive Edge Triggered a 14 piedini, e per le porte, basta utilizzare 2 integrati SN7400, specificati sopra (ciò presuppone però una strutturazione della rete in forma di soli NAND). Nel primo caso si è quindi utilizzato 2 componenti integrati con un totale di 42 piedini di collegamento, mentre nel secondo caso sono serviti 4 integrati per un totale di 56 piedini collegati. Specifiche 9
10 Figura 4.21 Rete logica che riconosce la sequenza Esercizio 4.9. sugli integrati, specificatamente sulla serie SN74xx si trovano su: Esercizio 4.10 La rete di Figura 4.48 è un contatore modulo 3 realizzato con FFJK. Tenuto conto del funzionamento del FFJK (Tabella 4.7), il comportamento della rete, a partire dallo stato 00 è quello di Tabella 4.8. J K y 0 0 y y Tabella 4.7 Modalità di funzionamento del flip flop JK. Clock n y 0 y 1 y 0 y Tabella 4.8 Funzionamento del contatore di Figura Con y 0 e y 1 si indicano rispettivamente l uscita del FF di sinistra e di destra di Figura Esercizio 4.11 Utilizzando per gli stati A,B,C la seguente codifica: A 00, B 01 e C 10, si ottiene la tabella delle transizioni mostrata in Figura Alla tabella delle transizioni corrispondono le mappe a destra di Figura 4.23 dalle quali si ricavano le funzioni a sinistra della stessa Figura. Infine la realizzazione della rete è mostrata in Figura
11 Figura 4.22 Tabella delle transizioni Esercizio y 0 = y 0x + y 1 x y 1 = y 0 y 1 x z = y 0 Figura 4.23 Mappe e funzioni della Tabella 4.22 dell Esercizio Figura 4.24 Rete logica dell Esercizio Esercizio 4.12 Cominciamo con la realizzazione tramite FFJK. Per semplicità consideriamo il caso n = 2. Si tratta di collegare i flip flop in modo tale che ciascun FF divida la frequenza del clock per 2 e di usare lo stato del FF come clock per il successivo. Con FFJK ciò si ottiene come in Figura Ovviamente se n > 2 si tratta di aggiungere il corrispondente numero di FF. Nel caso di flip flop D, la divisione di frequenza del primo FF (y 0 ) comporta che esso deve cambiare stato ad ogni clock, ciò impone che l ingresso sia il complemento dello stato. Dunque: D 0 = y 0 da cui deriva la rete di sinistra in Figura Per quanto riguarda il secondo FF, esso si comporterà come il precedente, ma userà come clock il segnale y 0. Ne deriva la rete a destra di Figura
12 Figura 4.25 Realizzazione del contatore dell Esercizio 4.11 con FFJK. L uscita y 0 è un segnale periodico con frequenza pari a metà di quella del clock. Il segnale y 1 ha frequenza pari a metà di quella di y 0. Figura 4.26 A sinistra la divisione di frequenza in un FFD; a destra la realizzazione del contatore dell Esercizio 4.11 con FFD. L uscita y 0 è un segnale periodico con frequenza pari a metà di quella del clock. Il segnale y 1 ha frequenza pari a metà di quella di y 0. Esercizio 4.13 Per progettare un contatore sincrono modulo N 2 n conviene partire direttamente dalla tabella di flusso, si tratta di una tabella degenere, in quanto è priva di ingressi. In Figura 4.27 vengono riportati la tabella di flusso di un generico contatore sincrono modulo N, quella di un contatore modulo 5 e la tabella delle transizioni di stato corrispondenti a quest ultima (avendo codificato gli stati in modo naturale). Sp Sf N-2 N-1 N-1 0 Sp Sf y 1 y 0 y 1 y Figura 4.27 Tabella di flusso di un contatore modulo N (a sinistra), tabella di flusso di un contatore modulo 5 (al centro) e transizione degli statio per quest ultimo (a destra). Dalla copertura delle mappe a sinistra in Figura 4.28, ricaviamo le funzioni a destra nella stessa Figura. Mentre in Figura 4.29 è mostrata la rete che realizza il contatore. 12
13 y 0 = y 1y 2 y 1 = y 2y 1 + y 1 y 2 y 2 = y 0 y 2 Figura 4.28 Mappe e funzioni che realizzano il contatore modulo 5 dell Esercizio Figura 4.29 Rete che realizza il contatore modulo 5 dell Esercizio Esercizio 4.14 Il flip flop T cambia stato quando l ingresso T è a 1. Dunque, essendo tutti gli ingressi dei flip flop permanentemente a 1 essi sono soggetti a cambiare stato ad ogni clock. Il primo FF commuta in tutti i clock, il secondo essendo collegato all uscita del primo commuta con frequenza dimezzata, il terzo con frequenza ulteriormente dimezzata. Si veda la Tabella 4.9. Si deduce che quello di Figura 4.49 è un contatore asincrono modulo 8. Esercizio 4.15 In Figura 4.30 viene riportato il diagramma di stato in cui gli stati sono già codificati. Ad esso corrisponde la Tabella 4.10 e le mappe di Figura 4.31, dalle quali si ricavano le funzioni a destra nella stessa Figura. Se si impiegano dei FFD queste espressioni corrispondono agli ingressi dei FF. Si ottiene allora la rete in Figura
14 Clock n y 3 y 2 y 1 y 3 y 2 y Tabella 4.9 Funzionamento della rete di Figura In neretto le variabili di stato corrispondenti ai FF che ricevono il clock. Figura 4.30 Diagramma di stato per l Esercizio Sui rami sono riportati i valori dell ingresso. Si noti che il passaggio tra le due modalità di conteggio avveniene solo in corrispondenza dello stato 100. y 0 y 1 y 2 x Tabella 4.10 Tabella transizione stati Esercizio Esercizio 4.16 Si faccia riferimento a un contatore sincrono realizzato con FFJK. Indicando con y 1... y n le uscite dei FF, il generico F F i esimo deve avere un ingresso pari a (y 1 y 2... y i 1 ) y i se conta in salita e pari a (y i+1 y i+2... y n ) y i se conta in discesa. La Figura 4.33 illustra la struttura dell i-esimo dispositivo. 14
15 y 0 = y 1y 2 + y 0 y 2 + y 0 y 1 x, y 1 = y 0 y 1 y 2 + y 2 y 1 y 2 = y 0 y 2 + y 1 y 2 y. Figura 4.31 Mappe dell Esercizio 4.15, dalla cui copertura si ricavano le funzioni a destra. Figura 4.32 Rete logica Esercizio Esercizio 4.18 Per risolvere l Esercizio si possono usare due contatori a caricamento parallelo. Per il numero A possiamo usare un up-counter e per B possiamo utilizzare un down-counter. Si caricano entrambi i numeri nei contatori e si inizia il conteggio. Quando si attiva il CO di B, in A avremo la somma dei due numeri. CO è il segnale che un contatore attiva quando raggiunge il valore massimo, se è un up-countero minimo se è un down-counter, serve a capire se siamo arrivati a fine conteggio. Avendo fatto proseguire il conteggio di A per B volte abbiamo eseguito la somma dei due numeri. L unica attenzione è riguardo all overflow, cioè A+B deve sempre essere inferiore al massimo valore conteggiabile dal contatore A, altrimenti si avrebbe un reset dello stesso e un mal funzionamento della rete. Il collegamento dei due contatori è in Figura Esercizio 4.19 A parte il clock, l unico segnale di comando è X. Esso deve servire a comandare il caricamento di RA e RB e ad avviare il conteggio, a cui sarà legati il trasferimento del risultato il RC al momento dovuto. 15
16 Figura 4.33 FF i esimo dell Esercizio Il segnale UD imposta la modalità di funzionamento. Con UD=1 conta in avanti mentre con UD=0 il dispositivo conta all indietro. Figura 4.34 Sommatore A+B. Esercizio Si noti che il passaggio a 1 di x fa operare i due contatori. Il passaggio a 1 di CO ferma l incremento del contatore di sinistra. I valori di A e B devono essere precaricati nei due contatori prima del passaggio a 1 di x (non mostrato in figura). Per quanto si riferisce al caricamento di RA e RB la specifica sottintende che esso deve essere fatto in parallelo. Si deve quindi immaginare l esistenza di due percorsi che portano in RA e RB i dati da caricare. Supporremo di effettuare il caricamento dei registri secondo la tecnica (sincrona) rappresentata dalle Figure 4.29 e 4.37 del testo. Facciamo l ipotesi che il comando di caricamento prevalga sullo scorrimento in modo che il clock che trova il segnale di caricamento a 1 faccia solo caricare. In conclusione si tratta di generare due opportuni segnali temporali noti, RAeB in e RC in. Il segnale RAeB in può essere anche usato per azzerare lo stato del flip flop che memorizza il riporto. RAeB in deve essere asserito solo sul clock su cui si caricano i registri (clock 0). Poichè non è specificata la durata di X, occorre generare RAeB in da X. Supponendo che i registri RA e RB operino sul fronte di discesa del clock, conviene che RAeB in duri esattamente un periodo di clock, ma tra i fronti di salita. Dunque RAeB in deve avere la temporizzazione di Figura Il segnale viene portato a 1 sul fronte di salita del clock che trova X a 1 e riportato a 0 sul fronte di salita seguente. In tal modo RA e RB vengono caricati sul fronte di discesa intermedio del clock 0. I successivi 5 impulsi di clock determinano il caricamento in RA dei bit di somma (calcolati via via). 16
17 Figura 4.35 Temporizzazione dei segnali RAeB in e RC rispetto al clock ed al segnale X. Esercizio La somma viene perciò a trovarsi in RA dal fronte intermedio del clock 5. Se anche RC opera sul fronte di discesa il trasferimento del risultato in questo registro può essere effettuato sul clock successivo (clock 6), avendo asserito RC in. In conclusione si deve progettare la rete (di Moore, operante sui fronti di salita) che genera i segnali temporizzati RAeB in e RC in, come in Figura La schematizzazione della rete è riportata in alto in Figura Figura 4.36 In alto: schema della rete per la generazione dei segnali RAeB in e RC in a partire dal segnale X e dal clock. In basso: il diagramma di stato della rete. Le uscite sono ordinatamente, RAeB in e RC in. Si tratta di un problema analogo a quello della generazione del segnale di WAIT del Paragrafo del testo. Il diagramma di stato è quello in basso in Figura Un eventuale ritorno a 1 di X prima 17
18 della conclusione dell operazione è ininfluente. Si noti che, diversamente, da quanto indicato nel testo, il trasferimento in RC avviene sul (fronte di discesa del) clock 6. In Figura 4.37 è riportato lo schema finale della soluzione. Figura 4.37 Schema finale della interconnessione tra la rete di generazione dei segnali RAeB in e RC in e lo schema di somma dell esercizio. Si noti che il segnale RAeB in viene usato anche per azzerare lo stato del flip-flop usato per tenere traccia del riporto. Esercizio 4.20 Per eseguire il trasferimento al 7 clock, basta aggiungere uno stato al diagramma di Figura Esercizio 4.23 Questo esercizio non era inizialmente nel testo. Si veda l errata corrige. In Figura 4.38 viene dato lo schema di principio. La rete GENW genera un segnale di WAIT, della Figura 4.38 Schema di principio per la generazione di un segnale di WAIT. durata di uno o più periodi di clock, quando viene asserito l ingresso X. Nello schema di figura il blocco GX rappresenta un componente del sistema (memoria o periferica di ingresso/uscita) che richiede la generazione del segnale WAIT. Nel caso della memoria, la linea X passa allo stato di asserito a seguito 18
19 della generazione da parte della CPU di un indirizzo relativo a blocco di memoria lento (rispetto alla CPU). La specifica viene sintetizzata dal diagramma temporale di Figura Per garantire che l uscita WAIT duri esattamente un periodo di clock, basta renderla sincrona rispetto al clock, ovvero renderla funzione del solo stato della rete. Occorre quindi riferirsi al modello di Moore. In Figura 4.40 è stato disegnato il diagramma di stato deducibile dalle specifiche. Figura 4.39 Diagramma temporale per il WAIT. Il diagramma riporta in corrispondenza del clock lo stato in cui si trova la rete (secondo il diagramma di stato di Figura 4.40). X=0 X=1 A B A B C C C D A D D A Figura 4.40 Diagramma degli stati della macchina di Moore che sintetizza le specifiche del generatore di WAIT e relativa tabella di flusso. Lo stato A corrispondente è quello in cui si trova la rete a riposo. Al passaggio di X a zero la rete si porta nello stato B, dove l uscita è mantenuta a zero in modo da far scorrere un periodo di clock. Al clock successivo la rete passa nello stato C, dove l uscita è uno, e ci resta solo per un periodo di clock, come previsto dal punto 4 della specifica. Lo stato D serve ad attendere il ritorno di X a uno. Essendo 4 gli stati occorrono 2 variabili di stato, cioè due flip-flop per codificarli. 1 Se si codificano gli stati nel seguente modo: A = 00, B = 01, C = 11, D = 10, si ottengono la tabella delle transizioni di Figura 4.41 e le corrispondenti mappe di Karnaugh riportate a fianco. Dalle mappe di Figura 4.41 si ottengono le relazioni seguenti per y 1, y 2 e WAIT: y 1 = y 1x + y 1 y 2 ; y 2 = y 2y 1 + y 1 x; WAIT = y 1 y 2 da cui si deduce immediatamente lo schema della rete nel caso di realizzazione con FFD (basta porre D 1 = y 1 e D 2 = y 2 ). Se si usano flip-flop JK si ottiene: J 1 = y 2 ; K 1 = x; J 2 = y 1 x; K 2 = y 1 La rete risultante è disegnata in Figura Vale la pena di osservare che se si fosse voluto avere WAIT = 1 per k periodi di clock, sarebbe bastato sostituire lo stato C con una sequenza obbligata di k stati (C 1, C 2,..., C k ). In questo caso ogni variazione di X nell intervallo dallo stato B allo stato C k compresi 1 Prendiamo flip-flop che commutano sul fronte di discesa. 19
20 sarebbe stato irrilevante. È anche facile ottenere WAIT = 1 dopo m impulsi di clock anziché dopo 1; basta sostituire lo stato B con la sequenza (B 1, B 2,...B m ). La rete di Figura 4.42 è stata ottenuta adottando un metodo formale per la sua sintesi. Molto spesso il progettista logico usa tecniche e trucchi che gli consentono di arrivare a una soluzione senza passare attraverso tutti i passi del procedimento rigoroso. Nella rete di Figura 4.43, ottenuta con ragionamenti di carattere intuitivo, il segnale X viene usato come ingresso di clock al primo flip-flop D (i flip-flop commutano sui fronti di discesa). X y 1 y X y 1 y X y 1 y y 1 y y 1 y 2 y 1 y 2 WAIT Figura 4.41 Tabella delle transizioni e mappe di Karnaugh per y 1 e y 2 e per l uscita WAIT. Figura 4.42 Generatore di WAIT attraverso una rete sintetizzata col metodo formale. Figura 4.43 Generazione del WAIT con una rete costruita con metodo intuitivo. Assumiamo che tutti i flip-flop della rete di Figura 4.43 siano in stato basso. La situazione non varia fintantoché X=1. Quando X commutata da 1 a 0 causa la variazione da 0 a 1 dell uscita del primo FF (l ingresso D di questo flip-flop è posto permanentemente a 1). Al prossimo impulso di clock la stessa variazione si propaga in uscita al secondo flip-flop e, contemporaneamente, l uscita del primo va a 0 per a causa di CL asserito. 2 Dopo un altro impulso di clock anche l uscita dell ultimo FF, cioè WAIT, passa a 1 e vi resta solo per un periodo di clock perché l uscita del secondo FF è intanto tornata a 0. Si noti che la rete di Figura 4.43 riconosce comunque il passaggio basso di X, mentre la rete di Figura 4.42 richiede che X debba essere mantenuto basso almeno fino al fronte del clock che lo campiona. 2 Si assume che in presenza di CL asserito il clock non abbia effetto. 20
Esercizio 4.3. Esercizio 4.4
4 Esercizio 4.3 La rete di Figura 4.1 del testo è un latch realizzato con porte NOR. Sostituendo le porte NOR con porte NAND si ottiene la rete di Figura 4.1. Figura 4.1 Rete dell Esercizio 4.3. Nella
DettagliReti Logiche T. Esercizi reti sequenziali sincrone
Reti Logiche T Esercizi reti sequenziali sincrone ESERCIZIO N. Si esegua la sintesi di una rete sequenziale sincrona caratterizzata da un unico segnale di ingresso (X) e da un unico segnale di uscita (Z),
DettagliEsercizio 1. Utilizzare FF di tipo D (come ovvio dalla figura, sensibili al fronte di discesa del clock). Progettare il circuito con un PLA.
a Esercizio 1. Sintetizzare un circuito sequenziale sincrono in base alle specifiche temporali riportate nel seguito. Il circuito riceve in input solo il segnale di temporizzazione (CK) e produce tre uscite,
DettagliFlip-flop e loro applicazioni
Flip-flop e loro applicazioni Reti sequenziali elementari (6) L'elemento bistabile Latch o flip-flop trasparenti Temporizzazione dei flip-flop trasparenti Architettura master-slave Flip-flop non trasparenti
DettagliReti Logiche 1. Prof. B. Buttarazzi A.A. 2009/2010. Reti Sequenziali
Reti Logiche Prof. B. Buttarazzi A.A. 29/2 Reti Sequenziali Sommario Analisi di Reti Sequenziali Sintesi di Reti Sequenziali Esercizi 3/6/2 Corso di Reti Logiche 29/ 2 Analisi di Reti Sequenziali Passare
DettagliCircuiti sequenziali
Circuiti sequenziali - I circuiti sequenziali sono caratterizzati dal fatto che, in un dato istante tn+1 le uscite dipendono dai livelli logici di ingresso nell'istante tn+1 ma anche dagli stati assunti
DettagliProgetto di Contatori sincroni. Mariagiovanna Sami Corso di reti Logiche 8 Anno
Progetto di Contatori sincroni Mariagiovanna Sami Corso di reti Logiche 8 Anno 08 Introduzione Per le reti sequenziali esistono metodologie di progettazione generali, che partendo da una specifica a parole
DettagliI CONTATORI. Definizioni
I CONTATORI Definizioni. I contatori sono dispositivi costituiti da uno o più flip-flop collegati fra loro in modo da effettuare il conteggio di impulsi applicati in ingresso. In pratica, i flip-flop,
DettagliCOMPITO A. Esercizio 1 (17 punti)
Esercizio (7 punti) COMPITO A Si hanno a disposizione due registri sorgente S e S da 6 bit che contengono reali memorizzati in rappresentazione a virgola mobile normalizzata : il primo bit (b ) rappresenta
DettagliElettronica Sistemi Digitali 09. Flip-Flop
Elettronica Sistemi igitali 09. Flip-Flop Roberto Roncella Flip-flop e loro applicazioni Reti sequenziali elementari (6) L'elemento bistabile Latch o flip-flop trasparenti Temporizzazione dei flip-flop
DettagliCOMPITO A Esercizio 1 (13 punti) Dato il seguente automa:
COMPITO A Esercizio 1 (13 punti) Dato il seguente automa: 1/0 q8 1/0 q3 q1 1/0 q4 1/0 q7 1/1 q2 1/1 q6 1/1 1/1 q5 - minimizzare l automa usando la tabella triangolare - disegnare l automa minimo - progettare
DettagliI REGISTRI. Reti autonome e contatori
I REGISTRI Il flip-flop Fc carica il valore di F a ogni impulso c. Si può allora dotare la rete di un nuovo ingresso A, che "abilita" (A=1) il caricamento di F, o blocca (A=0) il flip-flop sul suo stato
DettagliESAME DI ARCHITETTURA I COMPITO A
ESAME DI ARCHITETTURA I COMPITO A Esercizio (6 punti) Si consideri l automa di Mealy specificato dalla seguente tabella: S S/ S S S2/ S3/ S2 S2/ S3/ S3 S/ S/ S4 S/ S S5 S2/ S3/ ) Disegnare l automa. 2)
DettagliLOGICA SEQUENZIALE. Un blocco di logica puramente combinatoria è un. blocco con N variabili di ingresso e M variabili di uscita
LOGICA SEQUENZIALE Logica combinatoria Un blocco di logica puramente combinatoria è un blocco con N variabili di ingresso e M variabili di uscita che sono funzione (booleana) degli ingressi in un certo
DettagliCalcolatori Elettronici
Esercitazione 2 I Flip Flop 1. ual è la differenza tra un latch asincrono e un Flip Flop? a. Il latch è abilitato da un segnale di clock b. Il latch ha gli ingressi asincroni perché questi ultimi controllano
DettagliAB=AB. Porte logiche elementari. Livello fisico. Universalità delle porte NAND. Elementi di memoria: flip-flop e registri AA= A. Porta NAND.
1 Elementi di memoria: flip-flop e registri Porte logiche elementari CORSO DI CALCOLATORI ELETTRONICI I CdL Ingegneria Biomedica (A-I) DIS - Università degli Studi di Napoli Federico II Livello fisico
DettagliCircuiti sequenziali. Circuiti sequenziali e applicazioni
Circuiti sequenziali Circuiti sequenziali e applicazioni Circuiti sequenziali Prima di poter parlare delle memorie è utile dare un accenno ai circuiti sequenziali. Per circuiti sequenziali intendiamo tutti
DettagliI Bistabili. Maurizio Palesi. Maurizio Palesi 1
I Bistabili Maurizio Palesi Maurizio Palesi 1 Sistemi digitali Si possono distinguere due classi di sistemi digitali Sistemi combinatori Il valore delle uscite al generico istante t* dipende solo dal valore
DettagliLaboratorio di Architettura degli Elaboratori A.A. 2016/17 Circuiti Logici
Laboratorio di Architettura degli Elaboratori A.A. 2016/17 Circuiti Logici Per ogni lezione, sintetizzare i circuiti combinatori o sequenziali che soddisfino le specifiche date e quindi implementarli e
DettagliEsercizi sulle Reti Sequenziali Sincronizzate
Esercizi sulle Reti Sequenziali Sincronizzate Corso di Laurea di Ing. Gestionale e di Ing. delle Telecomunicazioni A.A. 27-28 1. Disegnare il grafo di stato di una RSS di Moore avente tre ingressi A, B,
DettagliPROGETTO E VERIFICA DI UNA RETE LOGICA SEQUENZIALE ASINCRONA CON PORTE LOGICHE. REALIZZAZIONE DELLA STESSA CON LATCH SR E D, ECON FLIP-FLOP JK.
PROGETTO E VERIICA DI UNA RETE LOGICA SEQUENZIALE ASINCRONA CON PORTE LOGICHE. REALIZZAZIONE DELLA STESSA CON LATCH SR E D, ECON LIP-LOP JK. Definizione della funzione logica Ci proponiamo la realizzazione
DettagliIntroduzione I contatori sono dispositivi fondamentali nell elettronica digitale e sono utilizzati per:
INTRODUZIONE AI CONTATORI Introduzione I contatori sono dispositivi fondamentali nell elettronica digitale e sono utilizzati per: o Conteggio di eventi o Divisione di frequenza o Temporizzazioni Principi
Dettagli(competenze digitali) CIRCUITI SEQUENZIALI
LICEO Scientifico LICEO Scientifico Tecnologico LICEO delle Scienze Umane ITIS (Meccanica, Meccatronica e Energia- Elettronica ed Elettrotecnica Informatica e Telecomunicazioni) ITIS Serale (Meccanica,
DettagliLivello logico digitale
Livello logico digitale circuiti combinatori di base e circuiti sequenziali Half Adder - Semisommatore Ingresso 2 bit, uscita 2 bit A+ B= ------ C S C=AB S=AB + AB=A B A B In Out HA A B C S S HA A C S
DettagliCapitolo 6. Reti asincrone. Elaborazione asincrona Procedimenti di sintesi e analisi Memorie binarie
apitolo 6 Reti asincrone Elaborazione asincrona Procedimenti di sintesi e analisi Memorie binarie Reti sequenziali asincrone (comportamento) Elaborazione asincrona - Ogni nuovo ingresso determina: una
DettagliModelli per le macchine digitali
Reti sequenziali Modelli per le macchine digitali Ingressi Uscite i(t 0 ) i(t n ) MACCHINA DIGITALE u(t 0 ) u(t n ) TEMPO In generale l uscita di una macchina in un certo istante temporale dipenderà dalla
DettagliEsercitazioni di Reti Logiche. Lezione 5
Esercitazioni di Reti Logiche Lezione 5 Circuiti Sequenziali Zeynep KIZILTAN zeynep@cs.unibo.it Argomenti Circuiti sequenziali Flip-flop D, JK Analisi dei circuiti sequenziali Progettazione dei circuiti
DettagliSoluzioni. Prego di inviare le segnalazioni a questo indirizzo: Giacomo Bucci
Soluzioni Questo documento contiene le soluzioni alla quasi totalità degli esercizi proposti nel libro Architettura e organizzazione dei calcolatori elettronici - Fondamenti, Mc-Graw Hill 2004. Le soluzioni
DettagliI Indice. Prefazione. Capitolo 1 Introduzione 1
I Indice Prefazione xi Capitolo 1 Introduzione 1 Capitolo 2 Algebra di Boole e di commutazione 7 2.1 Algebra di Boole.......................... 7 2.1.1 Proprietà dell algebra.................... 9 2.2
DettagliGli elementi di memoria: i bistabili I registri. Mariagiovanna Sami Corso di reti Logiche 8 Anno
Gli elementi di memoria: i bistabili I registri Mariagiovanna Sami Corso di reti Logiche 8 Anno 2007-08 08 Circuiti sequenziali Nei circuiti sequenziali il valore delle uscite in un dato istante dipende
DettagliReti Logiche 1. Prof. B. Buttarazzi A.A. 2009/2010. Elementi di memoria
Reti Logiche 1 Prof. B. Buttarazzi A.A. 2009/2010 Elementi di memoria Sommario Elementi di memoria LATCH FLIP-FLOP 25/06/2010 Corso di Reti Logiche 2009/10 2 Elementi di memoria I circuiti elettronici
DettagliFONDAMENTI DI INFORMATICA Lezione n. 7. Esercizi di progetto di circuiti sequenziali
FONDAMENTI DI INFORMATICA Lezione n. 7 Esercizi di progetto di circuiti sequenziali 1 / 17 RIEPILOGO TEORICO CIRCUITI SEQUENZIALI: le uscite dipendono non solo dagli ingressi, ma anche dallo stato interno
DettagliReti logiche (2) Circuiti sequenziali
Reti logiche (2) Circuiti sequenziali 1 Un ripasso Algebra booleana: operatori, postulati, identità, operatori funzionalmente completi Circuiti combinatori: tabelle di verità, porte logiche Decodificatore
DettagliEsercizi Logica Digitale,Circuiti e Bus
Esercizi Logica Digitale,Circuiti e Bus Alessandro A. Nacci alessandro.nacci@polimi.it ACSO 214/214 1 2 Esercizio 1 Si consideri la funzione booleana di 3 variabili G(a,b, c) espressa dall equazione seguente:
DettagliCalcolatori Elettronici Lezione 4 Reti Sequenziali Asincrone
Calcolatori Elettronici Lezione 4 Reti Sequenziali Asincrone Ing. Gestionale e delle Telecomunicazioni A.A. 2007/08 Gabriele Cecchetti Reti Sequenziali Asincrone Sommario: Definizione Condizioni di pilotaggio
DettagliLATCH E FLIP-FLOP PREMESSA
LATCH E FLIP-FLOP PREMESSA I latch e i flip flop sono circuiti digitali sequenziali che hanno il compito di memorizzare un bit. Un circuito digitale si dice sequenziale se l'uscita dipende dagli ingressi
DettagliReti sequenziali asincrone
Reti sequenziali asincrone Esercizio Una rete sequenziale asincrona è caratterizzata da due segnali di ingresso (E, X) e da un segnale di uscita (Z). I segnali di ingresso non variano mai contemporaneamente,
DettagliEsercizio 1 (12 punti) Minimizzare il numero di stati dell automa qui rappresentato. Disegnare l automa minimo.
Compito A Esercizio (2 punti) Minimizzare il numero di stati dell automa qui rappresentato. Disegnare l automa minimo. S / S 2 / S 3 / S 4 / S 5 / Esercizio 2 (5 punti) Progettare un circuito il cui output
DettagliCalcolatori Elettronici
Calcolatori Elettronici RETI SEQUENZIALI : ESERCIZI Massimiliano Giacomin 1 Implementazione di contatori Un contatore è un dispositivo sequenziale che aggiorna periodicamente il suo stato secondo una regola
DettagliFondamenti di informatica II 1. Sintesi di reti logiche sequenziali
Titolo lezione Fondamenti di informatica II 1 Sintesi di reti logiche sequenziali Reti combinatorie e sequenziali Fondamenti di informatica II 2 Due sono le tipologie di reti logiche che studiamo Reti
DettagliPORTE LOGICHE. Si effettua su due o più variabili, l uscita assume lo stato logico 1 se almeno una variabile di ingresso è allo stato logico 1.
PORTE LOGICHE Premessa Le principali parti elettroniche dei computer sono costituite da circuiti digitali che, come è noto, elaborano segnali logici basati sullo 0 e sull 1. I mattoni fondamentali dei
DettagliCalcolatori Elettronici T. Complementi ed Esercizi di Reti Logiche
Calcolatori Elettronici T Complementi ed Esercizi di Reti Logiche Introduzione Reti Logiche: sintesi mediante approccio formale Specifiche del Problema Grafo degli Stati Tabella di Flusso Tabella delle
DettagliAddizionatori: metodo Carry-Lookahead. Costruzione di circuiti combinatori. Standard IEEE754
Addizionatori: metodo Carry-Lookahead Costruzione di circuiti combinatori Standard IEEE754 Addizionatori Il circuito combinatorio che implementa l addizionatore a n bit si basa su 1-bit adder collegati
DettagliIntroduzione. Sintesi Sequenziale Sincrona. Modello del circuito sequenziale. Progetto e strumenti. Il modello di un circuito sincrono può essere
Sintesi Sequenziale Sincrona Sintesi Comportamentale di reti Sequenziali Sincrone di Macchine Senza Processo di Ottimizzate a Livello Comportamentale Sintesi comportamentale e architettura generale Diagramma
DettagliCenni alle reti logiche. Luigi Palopoli
Cenni alle reti logiche Luigi Palopoli Reti con reazione e memoria Le funzioni logiche e le relative reti di implementazione visto fino ad ora sono note come reti combinatorie Le reti combinatorie non
DettagliContatore asincrono esadecimale
Contatore asincrono esadecimale Il contatore asincrono è un circuito composto da un generatore di onde quadre (clock), quattro Flip Flop JK con Preset e Clear attivi a fronte logico basso. Preset, J e
DettagliLATCH E FLIP-FLOP PREMESSA
LATCH E FLIP-FLOP PREMESSA I latch e i flip flop sono circuiti digitali sequenziali che hanno il compito di memorizzare un bit. Un circuito digitale si dice sequenziale se l'uscita dipende dagli ingressi
Dettaglisenza stato una ed una sola
Reti Combinatorie Un calcolatore è costituito da circuiti digitali (hardware) che provvedono a realizzare fisicamente il calcolo. Tali circuiti digitali possono essere classificati in due classi dette
DettagliRegistri. Registri semplici
Registri Registri semplici........................................ 795 Registri a scorrimento................................... 797 Contatori asincroni con flip-flop T........................798 Contatori
DettagliEsercizi svolti e da svolgere sugli argomenti trattati nella lezione 25
Esercizi svolti e da svolgere sugli argomenti trattati nella lezione 25 Esercizi svolti Es.. Si progetti in dettaglio il circuito che, dati quattro registri sorgente Si e quattro registri destinazione
DettagliUniversità degli Studi di Cassino
di assino orso di alcolatori Elettronici I Elementi di memoria e registri Anno Accademico 27/28 Francesco Tortorella Elementi di memoria Nella realizzazione di un sistema digitale è necessario utilizzare
DettagliSequential Logic. 2 storage mechanisms positive feedback charge-based. Inputs. Outputs COMBINATIONAL LOGIC. Current State. Next state.
Sequential Logic Inputs Current State COMBINATIONAL LOGIC Registers Outputs Next state CLK 2 storage mechanisms positive feedback charge-based ES-TLC 5/6 - F. ella Corte V o i i 2 2 5 5 V V o o V V 5 V
DettagliFlip flop: tempificazione latch ed edge-triggered
Corso di Calcolatori Elettronici I A.A. 2010-2011 Flip flop: tempificazione latch ed edge-triggered Lezione 23-26 Università degli Studi di Napoli Federico II Facoltà di Ingegneria I flip flop - 1 Generalità
DettagliArithmetic and Logic Unit e moltiplicatore
Arithmetic and Logic Unit e moltiplicatore M. Favalli Engineering Department in Ferrara (ENDIF) ALU - multiplier Analisiesintesideicircuitidigitali 1 / 34 Sommario 1 Arithmetic and Logic Unit - ALU 2 Moltiplicatore
DettagliSintesi di Reti Sequenziali Sincrone
Sintesi di Reti Sequenziali Sincrone Maurizio Palesi Maurizio Palesi 1 Macchina Sequenziale Una macchina sequenziale è definita dalla quintupla (I,U,S,δ,λ ) dove: I è l insieme finito dei simboli d ingresso
DettagliEsercitazioni di Reti Logiche
Esercitazioni di Reti Logiche Sintesi di Reti Sequenziali Zeynep KIZILTAN Dipartimento di Scienze dell Informazione Universita degli Studi di Bologna Anno Academico 2007/2008 Sintesi dei circuiti sequenziali
Dettagli2 storage mechanisms positive feedback charge-based
Sequential Logic Inputs Current State COMBINATIONAL LOGIC Registers Outputs Next state CLK 2 storage mechanisms positive feedback charge-based Positive Feedback: Bi-Stability V i V o = V i 2 V o2 V o2
DettagliCompito A. Esercizio 1 (13 punti) Minimizzare l automa descritto dalla seguente tabella degli stati
Compito A Esercizio 1 (13 punti) Minimizzare l automa descritto dalla seguente tabella degli stati stato/input x=0 x=1 A B/0 A/0 B C/0 A/0 C B/0 D/1 D B/0 E/0 E B/0 D/1 Esercizio 2. (17 punti) Realizzare
DettagliMacchine Sequenziali
Macchine Sequenziali Corso di Calcolatori Elettronici A 2007/2008 Sito Web:http://prometeo.ing.unibs.it/quarella Prof. G. Quarella prof@quarella.net Limiti delle reti combinatorie Ogni funzione di n variabili
DettagliEsercizio 1.A Aritmetica binaria (nel presentare le soluzione mostrare, almeno nei passaggi piú significativi, i calcoli eseguiti) (3 punti)
Cognome e Nome: Matr.: Architettura degli Elaboratori Inf A 14 febbraio 2013 Esercizio 1.A Aritmetica binaria (nel presentare le soluzione mostrare, almeno nei passaggi piú significativi, i calcoli eseguiti)
DettagliReti combinatorie. Reti combinatorie (segue)
Reti combinatorie Sommatore Sottrattore Reti sequenziali Generatore di sequenze Riconoscitore di sequenze Reti combinatorie PROGRAMMAZIONE Il programmatore riporta le istruzioni che il calcolatore dovrà
DettagliFlip-flop Macchine sequenziali
Flip-flop Macchine sequenziali Introduzione I circuiti digitali possono essere così classificati Circuiti combinatori Il valore delle uscite ad un determinato istante dipende unicamente dal valore degli
DettagliCorso di Calcolatori Elettronici I Elementi di memoria ing. Alessandro Cilardo
orso di alcolatori Elettronici I Elementi di memoria ing. Alessandro ilardo orso di Laurea in Ingegneria Biomedica Reti logiche con memoria In molte situazioni è necessario progettare reti logiche sequenziali,
DettagliReti Logiche Combinatorie
Reti Logiche Combinatorie Modulo 4 Università di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Microelettronica e Bioingegneria (EOLAB) Logica combinatoria Un blocco di logica
DettagliI bistabili ed il register file
I bistabili ed il register file Prof. Alberto Borghese ipartimento di Scienze dell Informazione borghese@dsi.unimi.it Università degli Studi di Milano 1/32 Sommario I problemi dei latch trasparenti sincroni
DettagliMacchine sincrone. In teoria. Solo un modello teorico NON ESISTE NELLA PRATICA
Macchine sincrone In teoria Sono macchine non asincrone (non per ogni variazione dell input si finisce in uno stato stabile) Variazioni dello stato e dell ingresso dovrebbero verificarsi in perfetto sincronismo
DettagliReti Logiche Combinatorie
Testo di riferimento: [Congiu] - 2.4 (pagg. 37 57) Reti Logiche Combinatorie 00.b Analisi Minimizzazione booleana Sintesi Rete logica combinatoria: definizione 2 Una rete logica combinatoria èuna rete
DettagliCapitolo IX. Convertitori di dati
Capitolo IX Convertitori di dati 9.1 Introduzione I convertitori di dati sono circuiti analogici integrati di grande importanza. L elaborazione digitale dei segnali è alternativa a quella analogica e presenta
DettagliCostruzione di. circuiti combinatori
Costruzione di circuiti combinatori Algebra Booleana: funzioni logiche di base OR (somma): l uscita è 1 se almeno uno degli ingressi è 1 A B (A + B) 0 0 0 0 1 1 1 0 1 1 1 1 AND (prodotto): l uscita è 1
DettagliCompito A (Per il canale Velardi P-Z) Orale: 26 febbraio aula alfa ore 10, portare la prova Circuimaker
Compito A (Per il canale Velardi P-Z) Orale: 26 febbraio aula alfa ore 10, portare la prova Circuimaker Esercizio 1 Il pendolino Roma/Milano compie il seguente percorso: parte da Roma, arriva a Firenze
DettagliI circuiti dei calcolatori, le memorie, i bus. I fondamenti della rappresentazione dell informazione e della sua trasmissione ed elaborazione.
I circuiti dei calcolatori, le memorie, i bus. I fondamenti della rappresentazione dell informazione e della sua trasmissione ed elaborazione. Dispensina per gli studenti di Ingegneria Gestionale. A.A.
DettagliLSS Reti Logiche: multivibratori e T555
LSS 2016-17 Reti Logiche: multivibratori e T555 Piero Vicini A.A. 2016-2017 Multivibratori Un multivibratore e un circuito che presenta per l uscita solo due stati stabili e/o metastabili. Il circuito
DettagliDalla tabella alla funzione canonica
Dalla tabella alla funzione canonica La funzione canonica è la funzione logica associata alla tabella di verità del circuito che si vuole progettare. Essa è costituita da una somma di MinTerm con variabili
DettagliMetronomo. Progettare l hardware del metronomo, utilizzando come base dei tempi un modulo generatore di clock a 10 MHz. Fig. 1. Fig. 2.
Metronomo Un metronomo elettronico (Fig. 1) accetta in ingresso tre cifre decimali codificate in BCD per la programmazione del numero di da 16 a 299, e produce in, come, un treno di 8 impulsi spaziati
DettagliEsercitazioni di Reti Logiche. Lezione 4
Esercitazioni di Reti Logiche Lezione 4 Progettazione dei circuiti logici combinatori Zeynep KIZILTAN zkiziltan@deis.unibo.it Argomenti Procedura di analisi dei circuiti combinatori. Procedura di sintesi
DettagliCompito A Esercizio 1 (15 punti)
Compito A Esercizio (5 punti) Progettare un circuito il cui output è quando viene riconosciuta una delle seguenti stringhe: l'output è zero altrimenti. Il primo bit che viene letto è il bit più a sinistra.
DettagliMichele Scarpiniti. L'Amplificatore Operazionale
Michele Scarpiniti L'Amplificatore Operazionale MICHELE SCARPINITI L Amplificatore Operazionale Versione 1.0 Dipartimento DIET Università di Roma La Sapienza via Eudossiana 18, 00184 Roma L AMPLIFICATORE
DettagliVerifica di Sistemi. 2. Il latch SR a porte NOR non accetta la condizione: a. S=0, R=0 b. S=1, R=1 c. S=0, R=1 d. S=1, R=0
Verifica di Sistemi 1.Qual è la differenza tra un latch asincrono e un Flip Flop? a. Il latch è abilitato da un segnale di clock b. Il latch ha gli ingressi asincroni perché questi ultimi controllano direttamente
DettagliDESCRIZIONE DEL FUNZIONAMENTO
I FLIP FLOP 1.1. Flip Flop Set Reset In figura è rappresentato un f/f set reset con porte NAND. Si tratta del blocco fondamentale alla base di tutti i tipi di F/F. Tabella di verità del Flip Flop Set Reset
DettagliI Circuiti combinatori: LOGISIM
1 ISTITUTO DI ISTRUZIONE SUPERIORE ANGIOY I Circuiti combinatori: LOGISIM Prof. G. Ciaschetti 1. Le porte logiche Un circuito combinatorio (o sistema combinatorio o rete combinatoria) è un circuito elettrico,
DettagliPSPICE Circuiti sequenziali principali
PSPICE Circuiti sequenziali principali Davide Piccolo Riccardo de Asmundis Elaboratori 1 Circuiti Sequenziali Tutti i circuiti visti fino ad ora erano circuiti combinatori, ossia circuiti in cui lo stato
DettagliPROGRAMMA DI ELETTRONICA classe 3B a.s. 2014/15
PROGRAMMA DI ELETTRONICA classe 3B a.s. 2014/15 Caratteristiche elettriche dei materiali Leggi di Ohm Generatori di tensione e di corrente Resistori in serie e in parallelo Partitori di tensione e di corrente
DettagliEsercizi vari con soluzione
Esercii vari con soluione Esercii RC. Eserciio Data la seguente mappa: x 3 x 2 x x - - - - - -. indicare e classificare tutti gli implicanti principali; 2. trovare tutte le possibili liste di copertura
DettagliSintesi di Reti sequenziali Sincrone
Sintesi di Reti sequenziali Sincrone alcolatori ElettroniciIngegneria Telematica Sintesi di Reti Sequenziali Sincrone na macchina sequenziale è definita dalla quintupla δ, λ) dove: I è l insieme finito
DettagliReti sequenziali. Nord
Reti sequenziali Nord Ovest Est Semaforo a due stati verde/rosso Sud Vogliamo definire un circuito di controllo per produrre due segnali NS ed EO in modo che: Se NS è on allora il semaforo è verde nella
DettagliIntroduzione - Modello. Introduzione - progetto e strumenti
intesi equenziale incrona intesi Comportamentale di reti equenziali incrone di Macchine enza Processo di Ottimizzate a Livello Comportamentale Introduzione intesi comportamentale e architettura generale
DettagliCalcolatori Elettronici Prof. Ing. Fabio Roli
Calcolatori Elettronici Prof. Ing. Fabio Roli Corso di Laurea in Ingegneria Elettronica Capitolo 2 Reti Logiche Fonti principali: Appunti del Docente; Stallings, W., "Architettura e organizzazione dei
DettagliCalcolatori Elettronici A a.a. 2008/2009
Calcolatori Elettronici A a.a. 2008/2009 RETI LOGICHE: RETI SEUENZIALI Massimiliano Giacomin 1 LIMITI DELLE RETI COMBINATORIE e RETI SEUENZIALI Le reti combinatorie sono senza retroazione: il segnale di
DettagliCircuiti sequenziali e latch
Circuiti sequenziali e latch Prof. Alberto Borghese Dipartimento di Scienze dell Informazione borghese@dsi.unimi.it Università degli Studi di Milano A.A. 23-24 /27 Sommario Circuiti sequenziali Latch asincroni
Dettagli$GGL]LRQDWRULPHWRGR &DUU\/RRNDKHDG
$GGL]LRQDWRULPHWRGR &DUU\/RRNDKHDG Salvatore Orlando & Marta Simeoni Arch. Elab. - S. Orlando 1 $GGL]LRQDWRUL Il circuito combinatorio che implementa l addizionatore a n bit è costruito collegando in sequenza
DettagliCalcolatori Elettronici Prof. Ing. Gian Luca Marcialis. Algebra booleana. Operatori logici di base P AND Q = P Q
Calcolatori Elettronici Prof. Ing. Gian Luca Marcialis Corso di Laurea in Ingegneria Elettronica Capitolo 2 Reti Logiche Fonti principali: Appunti del Docente; Stallings, W., "Architettura e organizzazione
DettagliMinimizzazione degli stati di reti sequenziali asincrone (RSA) / sincrone (RSS)
Minimizzazione degli stati di reti sequenziali asincrone (RSA) / sincrone (RSS) Problema: Data una tabella di flusso (TdF) contraddistinta da un numero arbitrario N di stati s 1, s 2,, s N, individuare
DettagliEsercitazioni di Reti Logiche
Esercitazioni di Reti Logiche Sintesi di Reti Combinatorie & Complementi sulle Reti Combinatorie Zeynep KIZILTAN Dipartimento di Scienze dell Informazione Universita degli Studi di Bologna Anno Academico
DettagliCircuiti sincroni Circuiti sequenziali: i bistabili
Architettura degli Elaboratori e delle Reti Lezione 8 Circuiti sincroni Circuiti sequenziali: i bistabili Proff. A. Borghese, F. Pedersini ipartimento di Scienze dell Informazione Università degli Studi
DettagliCircuiti sequenziali: macchine a stati finiti
Architettura degli Elaboratori e delle Reti Lezione 9 Circuiti sequenziali: macchine a stati finiti Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell nformazione Università degli Studi di Milano
DettagliIl protocollo RS Introduzione. 1.2 Lo Standard RS-232
1 Il protocollo RS232 1.1 Introduzione Come noto un dispositivo di interfaccia permette la comunicazione tra la struttura hardware di un calcolatore e uno o più dispositivi esterni. Uno degli obiettivi
Dettagli2.6 Riflessione conclusiva su descrizione e sintesi delle reti logiche
2.6 Riflessione conclusiva su descrizione e sintesi delle reti logiche Abbiamo visto vari tipi di reti logiche: quelle combinatorie, sia semplici (pochi ingressi ed uscite) sia complesse (e.g., quelle
DettagliESPERIMENTAZIONI DI FISICA 3. Traccia delle lezioni di Elettronica digitale M. De Vincenzi A.A:
ESPERIMENTZIONI DI FISIC 3 Traccia delle lezioni di Elettronica digitale M. De Vincenzi.: 22-23 Contenuto. Sistemi elettrici a 2 livelli 2. lgebra di oole Definizione Sistemi funzionali completi Leggi
DettagliTecnologia CMOS. Ing. Ivan Blunno 21 aprile 2005
Tecnologia CMOS Ing. Ivan lunno 2 aprile 25 Introduzione In questa dispensa verranno presentati i circuiti CMOS (Complementary MOS). Nella prima parte verrà analizzato in dettaglio il funzionamento di
DettagliUniversità di Roma La Sapienza, Facoltà di Ingegneria Laurea Specialistica in Ingegneria Informatica, a.a Reti Logiche
Università di Roma La Sapienza, Facoltà di Ingegneria Laurea Specialistica in Ingegneria Informatica, a.a. 267 Reti Logiche Appellodel25ottobre27 Secondeprove (Rev. 2, 272) (D2) La derivata di una funzione
Dettagli