Chapter 3 Combinational Logic Design

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1 Logic and Computer Design Fundamentals Chapter 3 Combinational Logic Design Part 1 Implementation Technology and Logic Design Charles Kime & Thomas Kaminski 2008 Pearson Education, Inc. (Hyperlinks are active in View Show mode)

2 Overview Part 1 Design Procedure Steps Specification Formulation Optimization Technology Mapping Beginning Hierarchical Design Technology Mapping - AND, OR, and NOT to NAND or NOR Verification Manual Simulation Chapter 3 - Part 1 2

3 Metodologie di Progettazione Definizione delle specifiche Stesura di un documento che specifica caratteristiche e funzioni del circuito da realizzare Sintesi Determinazione della tabella di verità o delle equazioni booleane che specificano le relazioni tra ingresso e uscita Chapter 3 - Part 1 3

4 Metodologie di Progettazione Ottimizzazione Applicazione delle tecniche di ottimizzazione a due livelli o a livelli multipli, determinazione dello schema logico con AND,OR,NOT Implementazione Trasformazione dello schema logico nello schema relativo alla tecnologia di implementazione Verifica Verifica della correttezza funzionale del circuito e aderenza alle specifiche di progetto Chapter 3 - Part 1 4

5 Overview (continued) Part 2 Combinational Logic Functions and functional blocks Rudimentary logic functions Decoding using Decoders Implementing Combinational Functions with Decoders Encoding using Encoders Selecting using Multiplexers Implementing Combinational Functions with Multiplexers Chapter 3 - Part 1 5

6 Circuiti combinatori Un circuito combinatorio: Un set di m ingressi booleani, un set di n Boolean outputs, and n funzioni che mappano 2 m combinazioni di input nell output in modo che le uscite dipendano soltanto dagli ingressi Combinatorial Logic Circuit m Boolean Inputs n Boolean Outputs Chapter 3 - Part 1 6

7 Design Procedure Specification Write a specification for the circuit if one is not already available Formulation Derive a truth table or initial Boolean equations that define the required relationships between the inputs and outputs, if not in the specification Apply hierarchical design if appropriate Optimization Apply 2-level and multiple-level optimization Draw a logic diagram or provide a netlist for the resulting circuit using ANDs, ORs, and inverters Chapter 3 - Part 1 7

8 Design Procedure Technology Mapping Map the logic diagram or netlist to the implementation technology selected Verification Verify the correctness of the final design manually or using simulation Chapter 3 - Part 1 8

9 Esempio di Sintesi Specifiche Convertitoreda BCD a codice eccesso-3 Si trasformano I codici per il codice BCD di numeri decimali a codice eccesso-3 Le parole di codice BCD vanno da 0 a 9: 4-bit patterns 0000 to 1001 Parole di codice eccesso-3 per valori da 0 a 9: pattern di 4-bit con il valore 3 (binary 0011) sommato ad ogni valore della parola di codice BCD Implementazione: circuito multi-livello NAND gates Chapter 3 - Part 1 9

10 Esempio di Sintesi 2. Formulazione La conversione di codici a 4-bit può essere facilmente rappresentata tramite tabelle di verità Variabili - BCD: A,B,C,D Variabili - Eccesso-3 W,X,Y,Z Don t Cares - BCD da 1010 a 1111 Input BCD A B C D Output Excess-3 WXYZ Chapter 3 - Part 1 10

11 Esempio di Sintesi(cont.d) 3. Ottimiz.ne a. 2-level using K-maps W = A + BC + BD X = BC + BD + BCD Y = CD + Z = D CD z A x C X X X X 1 X D C 1 1 X B y A w C X X X X X D C X B A X X X X X X B A X X X X X X B D D Chapter 3 - Part 1 11

12 Esempio di Sintesi(cont.d) 3. Ottimizzazione (cont.d) b. Trasformazione multilivello W = A + BC + BD X = BC + BD + BCD Y = CD + CD Z = D G = = 23 Si applica l estrazione: T 1 = C + D W = A + BT 1 X = BT 1 + BCD Y = CD + CD Z = D G = = 19 Chapter 3 - Part 1 12

13 Esempio di Sintesi(cont.d) 3. Ottimizzazione (cont.d) b. Attraverso le trasformazioni T 1 = C + D W = A + BT 1 X = BT 1 + BCD Y = CD + CD Z = D G = 19 Estrazione aggiuntiva sfruttando la trasformazione Booleana : ( CD= C + D = T 1 ): W = A + BT 1 X = BT 1 + B T 1 Y = CD + T 1 Z = D G = = 16! Chapter 3 - Part 1 13

14 Esempio di Sintesi (cont.d) A W B X C D Y Z Chapter 3 - Part 1 14

15 Esempio di Sintesi (bcd -7 seg) Progettare un circuito di decodifica da codice BCD a codice a 7 segmenti Chapter 3 - Part 1 15

16 Esempio di Sintesi (bcd-7seg) Chapter 3 - Part 1 16

17 Sintesi Gerarchica Per gestire la complessità della funzione che effettua la trasformazione degli ingressi nelle uscite: Si decompone la funzione in porzioni più piccole (blocchi) Si decompone la funzione di ogni blocco in blocchi più piccoli ripetendo il processo finché tutti i blocchi sono sufficentemene semplici I blocchi non ulteriormente decomposti vengono chiamati blocchi fondamentali (primitive block) L insieme di tutti i blocchi decomposti e fondamentali forma una gerarchia di blocchi Esempio: Funzione di parità a 9 ingressi Top Level: 9 inputs, one output 2nd Level: Four 3-bit odd parity trees in two levels 3rd Level: Two 2-bit exclusive-or functions Primitives: Four 2-input NAND gates Design requires 4 X 2 X 4 = 32 2-input NAND gates Chapter 3 - Part 1 17

18 Hierarchy for Parity Tree Example X 0 X 1 X 2 X 3 X 4 X 5 X 6 X 7 X 8 9-Input odd function Z O (a) Symbol for circuit X 0 X 1 X 2 A 0 A 1 A 2 3-Input odd function B O X 3 X 4 X 5 A 0 A 1 A 2 3-Input odd function B O A 0 A 1 A 2 3-Input odd function B O Z O X 6 X 7 X 8 A 0 A 1 A 2 3-Input odd function B O (b) Circuit as interconnected 3-input odd function blocks A 0 A 1 B O A 2 (c) 3-input odd function circuit as interconnected exclusive-or blocks (d) Exclusive-OR block as interconnected NANDs Chapter 3 - Part 1 18

19 Blocchi Riutilizzabili Qualora sia possibile, si deve decomporre una funzione complessa in blocchi comuni e quanto più possibile riutilizzabili Questi blocchi sono Verificati e ben documentati Conservati in librerie per il riutilizzo Chapter 3 - Part 1 19

20 Top-Down versus Bottom-Up Una sintesi top-down procede da un livello astratto, con definizione di alto livello verso una sintesi sempre più dettagliata attraverso una decomposizione e raffinamento successivi Una sintesi bottom-up parte da blocchi fondamentali e li combina assieme in blocchi funzionali più grandi e più complessi La sintesi procede tipicamente in senso top-down fino a blocchi noti che vanno da intere CPU a porte logiche fondamentali o componenti elettroniche. Chapter 3 - Part 1 20

21 Mapping verso porte NAND Assunzioni: Si ignorano i tempi di ritardo delle porte Uno schema con AND, OR e invertori è disponibile La libreria contiene invertitori e porte logiche NAND con n ingressi, n = 2, 3, Il mapping viene realizzato : Sostituendo i simboli AND e OR, Si spostano gli inverter attraverso i punti con fan out multipli Si compensano le coppie di invertitori Chapter 3 - Part 1 21

22 NAND Mapping Algorithm 1. Sostituire ANDs e ORs: 2. Si ripetono i passi finché ci sia al più un invertitore tra : a. Un ingresso o un uscita di una porta NAND, and b. Gli ingressi alle porte NAND.. Chapter 3 - Part 1 22

23 NAND Mapping Example F=AB+(AB) C+(AB) D +Ec F=A B ((A B) C) ((A B) D ) E Chapter 3 - Part 1 23

24 Mapping to NOR gates Assumptions: Gate loading and delay are ignored Cell library contains an inverter and n-input NOR gates, n = 2, 3, An AND, OR, inverter schematic for the circuit is available The mapping is accomplished by: Replacing AND and OR symbols, Pushing inverters through circuit fan-out points, and Canceling inverter pairs Chapter 3 - Part 1 24

25 NOR Mapping Algorithm 1. Replace ANDs and ORs: 2. Repeat the following pair of actions until there is at most one inverter between : a. A circuit input or driving NAND gate output, and b. The attached NAND gate inputs... Chapter 3 - Part 1 25

26 NOR Mapping Example A B A B C D E (a) A B F C D E 1 X (b) 3 2 F C D E F=AB+(AB) C+(AB) D +E F =(A B ) ((A B ) C ) ((A B ) D) E (c) F Chapter 3 - Part 1 26

27 Verification Verification - show that the final circuit designed implements the original specification Simple specifications are: truth tables Boolean equations HDL code If the above result from formulation and are not the original specification, it is critical that the formulation process be flawless for the verification to be valid! Chapter 3 - Part 1 27

28 Metodi di Verifica Analisi Logico funzionale manuale Trovare le tavola di verità o le equazioni booleando del circuito finale Confrontare la tavola di verità del circuito con la tavola di verità delle specifiche Mostrare che le equazioni booleane per il ciruito finale sono uguali alle equazioni boolene specificate Simulazione Simulare il circuito finale, la tabella di verità e le equazioni utilizzando valori di input che possano validare pienamente la correttezza del circuito Il test per un circuito combinatorio è l applicazione di tutte le combinazioni rilevanti per il circuito Chapter 3 - Part 1 28

29 Verification Example: Manual Analysis BCD-to-Excess 3 Code Converter Find the SOP Boolean equations from the final circuit. Find the truth table from these equations Compare to the formulation truth table Finding the Boolean Equations: T 1 = C + D = C + D W = A (T 1 B) = A + B T 1 X = (T 1 B) (B C D) = B T 1 + B C D Y = C D + CD = CD + CD Chapter 3 - Part 1 29

30 Verification Example: Manual Analysis Find the circuit truth table from the equations and compare to specification truth table: Input BCD A B C D Output Excess-3 WXYZ The tables match! Chapter 3 - Part 1 30

31 Verification Example: Simulation Simulation procedure: Use a schematic editor or text editor to enter a gate level representation of the final circuit Use a waveform editor or text editor to enter a test consisting of a sequence of input combinations to be applied to the circuit This test should guarantee the correctness of the circuit if the simulated responses to it are correct Short of applying all possible care input combinations, generation of such a test can be difficult Chapter 3 - Part 1 31

32 Verification Example: Simulation Enter BCD-to-Excess-3 Code Converter Circuit Schematic A INV W NAND2 NAND2 NOR2 INV B INV NAND2 X C D INV INV NAND3 AND2 NAND2 AOI symbol not available Y NOR2 AND2 AOI Z Chapter 3 - Part 1 32

33 Verification Example: Simulation Enter waveform that applies all possible input combinations: INPUTS A B C D 0 50 ns 100 ns Are all BCD input combinations present? (Low is a 0 and high is a one) Chapter 3 - Part 1 33

34 Verification Example: Simulation Run the simulation of the circuit for 120 ns Do the simulation output combinations match the original truth table? Chapter 3 - Part 1 34

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