Logica combinatoria. Logica Combinatoria. Stili di progetto. Logica combinatoria

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1 Logica combinatoria Logica ombinatoria Lucidi del orso di Elettronica igitale Modulo 5 Un blocco di logica puramente combinatoria è un blocco con N variabili di ingresso e M variabili di uscita che sono funzione (booleana) degli ingressi presenti in un certo istante. d ogni istante le uscite dipendono solo dagli ingressi in quell istante e NON dalla storia passata del circuito x y 1 y Università di agliari ipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOL) x N y M 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro Stili di progetto Logica statica: l uscita è sempre connessa all alimentazione o alla massa (es. static MOS, pseudo-nmos, pass transistor). Esiste cioè sempre un percorso diretto a bassa impedenza fra una delle alimentazioni ed il nodo di uscita Logica dinamica: il nodo di uscita non è sempre connesso ad una delle alimentazioni e il dato viene temporaneamente immagazzinato in forma di carica su una capacità (es. np, domino) Logica combinatoria MOS statico Università di agliari ipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOL) 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro 3

2 Logica statica MOS Esempi di gate MOS all inverter MOS è facile ottenere porte logiche più complesse con gli stessi vantaggi del singolo inverter: V OH =V, V OL =0 Nessuna dissipazione di potenza statica mpi margini di rumore Tempi di salita e discesa confrontabili (con opportune regole di progetto) F=? F=? 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro 5 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro 6 Logica statica MOS Una generica porta MOS ha la struttura: x x PUN PN F(,x, ) aratteristiche logica MOS PUN (Pull-Up Networ): è una rete di interruttori PMOS che connettono l uscita a V in corrispondenza delle combinazioni di ingresso per cui la funzione è F=1 PN (Pull-own Networ): è una rete di interruttori NMOS che connettono l uscita a 0 in corrispondenza delle combinazioni di ingresso per cui la funzione è F=0 Le due reti sono complementari, ossia quando è aperta una l altra è chiusa e viceversa 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro 7 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro 8

3 Interruttori NMOS Interruttori PMOS Y Y Y Y X X X X Y=X SE =1 E =1 ( ) Y=X SE =1 O =1 (+) Y=X se =0 E =0 ( ) Y=X se =0 O =0 ( + ) 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro 9 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro 10 Porta NN Porta NOR La porta in figura è una NN perché l uscita è uguale a 0 solo se e sono entrambi 1 (quando i NMOS del PN sono entrambi in conduzione). In tale condizione il PUN è sicuramente interdetto Se anche uno solo fra e è pari a 0 il percorso verso massa si interdice e si chiude uno dei due percorsi verso V (PUN) quindi l uscita e 1 F=() La porta in figura è una NOR perché l uscita è uguale a 1 solo se e sono entrambi 0 (quando i PMOS del PUN sono entrambi in conduzione). In tale condizione il PN è sicuramente interdetto Se anche uno solo fra e è pari a 1 il percorso verso V si interdice e si chiude uno dei due percorsi verso massa (PN) quindi l uscita e 0 F=(+) 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro Ottobre 005 E - Logica ombinatoria Massimo arbaro 1

4 Generica porta MOS Implementazione di una porta MOS Una generica porta MOS può essere implementata partendo dall espressione algebrica o dalla tabella di verità. La PN deve essere tale da chiudere il percorso a massa per le righe in cui F=0 e la PUN tale da chiudere il percorso a V per quelle in cui F=1 Per la dualità delle due reti (teorema di emorgan) ogni volta che i transistor sono in serie nella PN sono in parallelo nella PUN e viceversa Si può sempre partire dall implementazione della sola PN per poi ricavare la PUN oppure viceversa Non tutte le funzioni sono direttamente implementabili, in particolar modo le porte MOS sono sempre invertenti (per fare una N è necessario implementare una NN con un inverter in cascata) x x PUN PN PUN: F=G (,x,,+, ) = G(,x,,,+) La PUN è funzione di soli segnali negati perché è composta da switch PMOS (si ottiene per emorgan dalla PN) F(,x, ) Quando G (solo funzione di N e OR e dei segnali NON negati) è vera la PN cortocircuita l uscita a massa PN: G(,x,,+, ) => F=G 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro Ottobre 005 E - Logica ombinatoria Massimo arbaro 14 Implementazione di una porta MOS Esempio Realizzando la PN si è in grado di implementare (sono NMOS) una qualsiasi funzione G di soli operatori N e OR PN: G(,x,,x N,+, ) (es. G=++F(+) ) Quando G=1 l uscita è connessa a massa quindi F=0 allora: F(,x,,x N )=G (,x,,x N,+, ) (es. F=[++F(+)] ) Il PUN invece implementa direttamente la funzione (connette l uscita a 1) ma può contenere solo operatori NOR e NN (quelli implementabili con switch PMOS) F(,x,,x N,+, )= F (,x,,x N,,+)= =G(,x,,x N,,+) ualità del PN e PUN F=[(+)+] F =(+)+=G Funzione negata di sole OR e N Implementabile con un PN (le OR sono NMOS in parallelo, le N sono NMOS in serie) 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro Ottobre 005 E - Logica ombinatoria Massimo arbaro 16

5 Esempio Esempio F=( + ) Funzione di sole OR e N di segnali negati F=+ Funzione di sole OR e N: non è implementabile né con un PUN né con un PN Implementabile con un PUN (le OR di segnali negati sono PMOS in parallelo, le N di segnali negati sono PMOS in serie) Ecco perché è preferibile implementare una generica funzione con sole NN e NOR 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro Ottobre 005 E - Logica ombinatoria Massimo arbaro 18 OI Implementazione diretta di livelli di logica con un solo blocco MOS statico: F=(+) OI Implementazione diretta di livelli di logica con un solo blocco MOS statico: F=[(+)(+)] nd-or-invert L implementazione diretta usa solo 8 transistor anzi che i (4+)+4+=18 ( NN+INVERTER e 1 NOR+INVERTER) di una implementazione puramente logica F Or-nd-Invert F 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro Ottobre 005 E - Logica ombinatoria Massimo arbaro 0

6 imensionamento Un opportuna tecnica di dimensionamento consente di avere caratteristiche statiche e dinamiche ottimali In particolare è desiderabile avere delle caratteristiche di trasferimento simmetriche e dei tempi di propagazione confrontabili nelle due possibili commutazioni (HL e LH) isogna chiedersi da cosa dipendono i tempi di propagazione Tempi di propagazione ome nel caso del singolo inverter, anche per una generica porta MOS è possibile calcolare i tempi di propagazione facendo riferimento ad un modello semplificato con una capacità di carico L fra uscita e massa e delle resistenze equivalenti che rappresentino i MOS Per ottenere la capacità L che conterrà i contributi di tutte le capacità parassite nei vari nodi si sfruttano le tecniche viste per l inverter (l uso del teorema di Miller per trasformare le capacità gate/drain in capacità drain/massa) La capacità di carico ottenuta deve poi essere caricata o scaricata dalla rete di pull-up o pull-down che si è attivata Si fa riferimento al caso peggiore (worst case) ossia a quelle commutazioni che implicano la presenza di un solo percorso conduttivo per la carica o scarica della capacità Si calcola il transistor equivalente (sfruttando serie e paralleli) corrispondente al percorso attivato e poi si applica la formula per calcolare il tempo di propagazione classico dell inverter 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro 1 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro Serie e parallelo di MOS Nel seguito faremo le ipotesi semplificative (solo parzialmente vere a causa dell effetto body ed altri effetti del secondo ordine): K MOS in serie con W=W 0 e L=L min sono equivalenti ad un MOS di lunghezza L=KL min e W=W 0 o ad un MOS con L=L min e W=W 0 /K (K volte più resistivo) K MOS in paralello di larghezza W=W 0 sono equivalenti ad un solo MOS con W=KW 0 (K volte più conduttivo) Ottobre 005 E - Logica ombinatoria Massimo arbaro 3 alcolo di R on urante la commutazione la resistività del MOS varia perché varia la sua V ds, si può semplificare l analisi prendendo la media della resistenza ai estremi dell intervallo di commutazione Poiché l obiettivo è il calcolo di t p l intervallo di interesse è il 50% della variazione completa. d esempio per lo NMOS R = on = 1 1 V I ( R + R ) S Vout= Vdd Vout= Vdd Vout= Vdd / V + I 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro 4 S = Vout= Vdd /

7 alcolo di R on Tempo di propagazione La R on è sicuramente inversamente proporzionale alla W ed alla mobilità del transistor (visto che la I compare al denominatore) Perciò a parità di W la R on di un pmos è circa 3 volte quella di un nmos Per avere un pmos ed un nmos con R on circa equivalenti bisogna dimensionare, come nell inverter, W p =3W n in modo da compensare con la W p la minore mobilità delle lacune d esempio nel caso della NN: LH HL R p R n Ipotesi worst-case: un solo percorso chiuso verso massa o V t plh =0.69 R p L L L t phl =0.69 R n L 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro 5 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro 6 Tempo di propagazione imensionamento ottimo ome visto nell esempio per fare in modo che i tempi della commutazione HL e LH siano uguali è necessario dimensionare i PMOS e gli NMOS in modo che R n =R p Per fare questo è necessario dimensionare gli NMOS con W= in modo che la loro serie sia equivalente ad un NMOS di W=1 questo punto è necessario dimensionare i PMOS con W=3 in modo che siano equivalenti ad un NMOS con W=1 Il dimensionamento finale è isogna avere sempre in mente il caso peggiore (worst-case). In questo esempio i due NMOS sono sempre in serie, mentre i PMOS possono condurre singolarmente o contemporaneamente. Ovviamente se capita che i due PMOS siano entrambi accesi il tempo di propagazione sarà ulteriormente minore 3 3 F=() 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro 7 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro 8

8 imensionamento ottimo Fan-In e Fan-Out In generale si fa in modo che ciascun percorso di NMOS verso massa sia equivalente ad un NMOS con W=1 e che ciascun percorso di PMOS verso l alimentazione sia equivalente ad un PMOS con W=3 (che è poi equivalente ad un NMOS con W=1) Porte MOS con elevato fan-in diventano rapidamente poco pratiche. Infatti il numero totale di MOS è pari a N (con N numero di ingressi) quindi all aumentare degli ingressi aumenta rapidamente l area ll aumentare degli ingressi aumentano anche i transistor in serie e quindi la porta diventa più lenta (R on più grandi). Questo fenomeno è solo in parte risolvibile con la tecnica di dimensionamento vista, dato che all aumentare della W dei mos aumentano anche le capacità parassite e quindi L quindi ad un certo punto non si ha più miglioramento di t p (il gate si fa da carico) nche gli elevati fan-out riducono la velocità della porta (ogni gate connesso significa due transistor di carico, il pmos e lo nmos) 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro 9 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro 30 Fan-in elevati:tecniche di progettazione In caso di elevato fan-in è possibile ricorrere a tecniche di progettazione per aumentare la velocità dei gate: umentare la W dei transistor per compensare l elevata capacità di carico (è una soluzione insufficiente perché all aumentare di W aumentano anche le capacità parassite e quindi il carico) Usare un dimensionamento progressivo, ossia fare più conduttivi quei transistor che pilotano i carichi più elevati dovendo pilotare un numero maggiore di capacità parassite Riordinare i mos in modo che quelli pilotati dai segnali più critici siano connessi ai nodi con minori capacità parassite Fan-In: dimensionamento progressivo I transistor più vicini alla massa devono pilotare capacità via via più grandi (la somma di L e di tutti i nodi parassiti intermedi) L Si dimensiona M N a dimensione M N minima, poi gli altri via via più larghi W N-1 =W N ( L + pn-1 )/ L W 1 =W N ( L + pn p1 )/ L M M 1 p p1 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro Ottobre 005 E - Logica ombinatoria Massimo arbaro 3

9 Fan-In: riordinamento Se un segnale è particolarmente critico in genere è quello che arriva per ultimo (quando gli altri hanno già commutato) In tale situazione è preferibile usare il segnale critico per pilotare il transistor M N che è il più vicino a L e quindi vede la sola L se gli altri hanno già commutato. Se invece si usasse il segnale critico per pilotare M 1 la capacità vista sarebbe tot = L + pn p1 M N 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro 33 M M 1 L p p1 Logica MOS: riassunto L escursione fra i simboli 0 e 1 è la massima possibile (V ) Nessuna dissipazione di potenza statica Tempi di propagazione confrontabili Una porta a N ingressi ha N transistor (N nmos e N pmos) d ogni ingresso sono connessi sempre mos (1 nmos e 1 pmos) 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro 34 Limiti del MOS Logica ombinatoria Pseudo-NMOS Università di agliari ipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOL) Il principale limite della logica MOS è il numero di mos (sempre pari a N) utilizzati che la rende poco pratica per porte con elevato fan-in. Inoltre in ingresso presenta sempre i gate di mos (p e n) quindi un carico almeno doppio del minimo concepibile (trascurando i diversi dimensionamenti del p e del n) Per questo motivo sono state concepite logiche alternative che barattano alcuni caratteristiche MOS in cambio di un minore ingombro e maggiore velocità 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro 36

10 Logica pseudo-nmos La logica pseudo-nmos implementa la sola rete PN e sostituisce la PUN con un solo mos (un PMOS sempre acceso) che si incarica di portare a V l uscita ogni volta che la PN è aperta x PN F(,x, ) Vantaggi: Logica pseudo-nmos Numero totale di transistor N+1 (con N numero di ingressi) Ogni ingresso vede come carico un solo transistor iminuendo il numero di transistor diminuiscono le capacità parassite Svantaggi: issipazione di potenza statica (quando l uscita è bassa è chiusa la PN ma anche il PMOS quindi c è un percorso diretto di corrente fra massa e alimentazione) Minore margine di rumore (per uscita bassa). Infatti per uscita bassa il PMOS e la PN conducono entrambi, quindi V OL 0 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro Ottobre 005 E - Logica ombinatoria Massimo arbaro 38 Pseudo-NMOS: V OL Per calcolare V OL si può calcolare l uscita in corrispondenza di ingresso alto (il pmos sarà in saturazione e la rete PN sarà equivalente ad un singolo nmos in triodo). Uguagliamo le due correnti e ipotizziamo V Tn = V Tp eq, n eq, n ( ) p V V V V = ( V V ) V OL Tn OL = 1 1 p OL eq, n ( V V ) Tn Tn Pseudo-NMOS: V M Per calcolare V M (soglia logica) uguagliamo le due correnti considerando lo NMOS in saturazione ed il PMOS in triodo p p eq, n ( V V )( V V ) ( V V ) = ( V V ) Tn V OL = V Tn M + p p + eq, n M ( V V ) Tn M Tn 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro Ottobre 005 E - Logica ombinatoria Massimo arbaro 40

11 Tempo di propagazione Esempio: NN I tempi di propagazione HL e LH sono differenti: t phl è determinato dalla rete PN e può essere valutato col solito metodo (identificazione di L e della resistenza R on ) t phl =0.69R onpn L t plh è determinato dal transistor pmod di pull-up che carica la L con una corrente circa costante (la corrente di saturazione del pmos): La rete PN porta a 0 l uscita solo se e sono entrambi 1, in tutti gli altri casi l uscita è portata a 1 dal pmos di pull-up F=() t plh =(V L )/(I P,sat ) 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro Ottobre 005 E - Logica ombinatoria Massimo arbaro 4 Pseudo-NMOS: caratteristiche E una logica a rapporto, dove cioè il rapporto fra le dimensioni dei transistor determina le caratteristiche statiche (V OL ) Il pmos di pull-up ha specifiche opposte: dovrebbe essere poco conduttivo ( p << eq,n ) per minimizzare V OL ed il consumo di potenza statico ma dovrebbe anche essere molto conduttivo per minimizzare il tempo di propagazione LH (caricare rapidamente L ) E comunque una logica statica perché l uscita è sempre connessa a V o 0 Logica ombinatoria Logica a pass-transistor Università di agliari ipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOL) 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro 43

12 Logica a pass-transistor Visto che un mos è equivalente ad un interuttore si può pensare di realizzare una funzione logica semplicemente scegliendo, a seconda della combinazione in ingresso, cosa fare passare in uscita fra 1 e 0 E NEESSRIO che uno dei percorsi sia chiuso in modo che il valore dell uscita sia determinato in ogni istante Rete di F(x,x, ) interruttori Può essere sostituito da un semplice buffer, cioè una porta non invertente col solo compito di isolare l uscita dall ingresso 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro 45 Esempio La porta F= può essere realizzata così: F= La porta F=() può essere realizzata così: F=() Se =1 passa (quindi 0 o 1 a seconda del valore di ). Il secondo percorso è necessario per garantire una logica statica, cioè un percorso a bassa impedenza fra l uscita e 0 o V per qualunque configurazione di ingresso 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro 46 Realizzazione degli switch Gli interruttori potrebbero essere realizzati con dei singoli MOS. In tale caso però non si avrebbe un perfetto trasferimento dell informazione X I Se =V (1 logico) il MOS è acceso e il nodo Y viene caricato da I. Quando però Y=V -V T il MOS si spegne e la tensione Y non può crescere ulteriormente. Si ha un 1 sporco (se usassi un PMOS avrei uno 0 sporco) 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro 47 Y Problemi con switch singoli Un 1 sporco causa un consumo di potenza statico nell inverter che segue l interruttore. Infatti il PMOS sarà sull orlo della conduzione ed avrà una corrente non nulla X=5 =5 Y=V -V T Inoltre questa degradazione del segnale diventa critica se è necessario attraversare più di uno switch 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro 48

13 Transmission gate La soluzione al problema è l uso dei transmission gate Esempio: multiplexer Realizzazione di un multiplexer a ingressi (un blocco che, in base ad un segnale di selezione S sceglie se fare passare o ) X Y S Simbolo Il PMOS è pilotato dal segnale di ingresso del NMOS invertito. Il PMOS si occupa di correggere gli 1 sporco e lo NMOS di correggere gli 0 sporchi. Svantaggi: ho bisogno del PMOS e del segnale invertito S S F=(S+S ) 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro Ottobre 005 E - Logica ombinatoria Massimo arbaro 50 Esempio: XOR E possibile realizzare un XOR con soli 4 transistor Non V! Non 0! F=( + ) 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro 51 Se =1 l uscita e Se =0 l uscita è (l inverter è disabilitato) Tempo di propagazione Si usa il solito metodo e si sostituiscono i MOS con resistenze equivalenti (R on ) E necessario anche trovare la capacità equivalente nel caso di serie di più interruttori, dopidichè t p =0.69R eq eq +t p,inv Tempo di propagazione dell inverter in cascata 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro 5

14 Tempo di propagazione Si dimostra che, in una catena di switch il tempo di propagazione è: t p = 0.69R eq N( N + 1) N: numero interruttori Implementazione con soli NMOS L implementazione con soli NMOS (che risolve il problema di dovere avere a disposizione tutti i segnali di ingresso negati) è possibile usando il level restorer Quando passa un 1 è sufficiente che il nodo Y sia =5 abbastanza da Y fare commutare X=5 l inverter per accendere il levelrestore che porta Y stesso a V 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro Ottobre 005 E - Logica ombinatoria Massimo arbaro 54 Logiche dinamiche Logica ombinatoria Logiche dinamiche Le logiche dinamiche sono logiche in cui le uscite non sono sempre connesse ad una delle alimentazioni L informazione viene temporaneamente immagazzinata sotto forma di carica su capacità In genere sono logiche temporizzate, in cui cioè si alternano fasi di valutazione della funzione logica e di memorizzazione sulle capacità Università di agliari ipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOL) 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro 56

15 oncetto di base (n) oncetto base x PN F(,x, ) L Quando il segnale (detto segnale di cloc) è basso la PN è disabilitata (lo NMOS apre il percorso a massa) ed il PMOS carica la L in uscita a V Quando è alto il PMOS si interdice e la PN è abilitata, quindi l uscita potrà andare a 0 (se PN si chiude) o restare a 1 (altrimenti) Il funzionamento è quindi sincronizzato dal segnale e le operazioni sono divise in fasi Precarica (=0) Valutazione (=1) 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro Ottobre 005 E - Logica ombinatoria Massimo arbaro 58 oncetto di base (p) x PUN F(,x, ) La stessa cosa si può fare con una PUN. Le fasi saranno ovviamente invertite 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro 59 L aratteristiche Sono necessari solo N+ transistor Ogni ingresso vede il carico di un solo MOS Non è una logica a rapporto Non c è dissipazione di potenza statica (il percorso statico fra V e massa è sempre interdetto) La PN (o PUN) può essere realizzata come nel caso del MOS statico (quindi implementa solo funzioni invertenti) E più veloce e compatta dell equivalente MOS statico 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro 60

16 Prestazione statiche Il maggiore problema delle logiche dinamiche è l immunità al rumore. Poiché la commutazione dipende da soli transistor N si può dire che V M, V IL e V IH coincidono con V T (tensione di soglia) Questo rende i margini di rumore molto bassi Inoltre il fatto che l uscita alta sia immagazzinata come carica su una capacità rende il circuito molto sensibile a disturbi (accoppiamenti capacitivi) La presenza di correnti di leaage può scaricare inavvertitamente l uscita alta Prestazioni dinamiche Il tempo di propagazione LH è zero! Questo perché la fase di precarica pone già a 1 l uscita prima ancora della valutazione In realtà bisognerebbe tenere conto dell incidenza della precarica nel tempo totale di valutazione. In molti progetti però questa fase può essere fatta coincidere con fasi in cui comunque la logica non dovrebbe funzionare (ad esempio in un processore, mentre avviene la decodifica dell istruzione) e quindi è realistico pensare che la precarica non incida sul ritardo totale 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro Ottobre 005 E - Logica ombinatoria Massimo arbaro 6 ause di rumore Le correnti di perdita (leaage) attraverso la PN possono scaricare l uscita quando deve essere alta diminuendo l affidabiltà del circuito loc feedthrough: il segnale di cloc () varia rapidamente quindi può, per accoppiamento capacitivo, deteriore il segnale alto immagazzinato sulla capacità harge sharing: se anche il percorso a massa attraverso la PN non si chiude può capitare che qualche segnale di ingresso intermedio si chiuda mettendo L in parallelo con altre capacità e diminuendo il valore alto immagazzinato In generale il segnale di uscita più sensibile ai disturbi è quello alto perché è memorizzato sulla capacità senza percorsi a bassa impedenza verso V Logiche dinamiche in cascata Mettere due blocchi in cascata può comportare problemi di distruzione del segnale x PN OUT1 x 4 x 5 PN OUT Se in corrispondenza degli ingressi deve essere OUT1=0 (e OUT=1) possono verificarsi problemi. Infatti all inizio della valutazione OUT1=1 (precarica). Tale valore potrebbe fare commutare OUT a 0 se la PN1 non è abbastanza veloce nello scaricare OUT1 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro Ottobre 005 E - Logica ombinatoria Massimo arbaro 64

17 Logica OMINO Una possibile soluzione al problema è offerta dalle logiche OMINO x OUT1 PN x 4 x 5 PN OUT La presenza dell inverter impedisce che OUT1=1 in precarica scarichi inavvertitamente OUT. La logica è detta domino perché la valutazione della prima PN innesca l eventuale commutazione della seconda PN e così via Logiche OMINO: caratteristiche Possono implementare solo funzioni non invertenti (per la presenza dell inverter) Sono molto compatte e veloci Vengono utilizzate nella realizzazione di blocchi logici critici (LU di processori ad alte prestazioni) 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro Ottobre 005 E - Logica ombinatoria Massimo arbaro 66 Logica np-mos Una soluzione alternativa consiste nello sfruttare la dualità della PN e PUN x OUT1 PN x 4 x 5 PUN OUT Quando OUT1=1 per la precarica la rete PUN sarà sicuramente disabilitata quindi all inizio della valutazione non ci possono essere errori indesiderati Logiche np-mos: caratteristiche Sono ancora più veloci delle OMINO (per via dell eliminazione dell inverter fra i due blocchi dinamici anno luogo ad implementazioni molto dense e compatte Vengono utilizzate nella realizzazione di blocchi logici critici (LU di processori ad alte prestazioni) 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro Ottobre 005 E - Logica ombinatoria Massimo arbaro 68

18 lta impedenza Il segnale in alta impedenza (Z) è utilizzato per gestire bus bidirezionali: Porte tri-state Porte logiche bidirezionali Unità 1 Unità US Università di agliari ipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOL) Se l Unità 1 (ad esempio il processore) deve potere inviare/ricevere dati a/da l Unità (ad esempio la memoria) è necessario che entrambe siano in grado di pilotare lo stesso bus. 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro 70 lta impedenza lta impedenza Quando una delle due unità pilota il bus (cioè tenta di imporne il valore di tensione) l altra lo deve rilasciare (ossia mettersi in alta impedenza) in modo da non generare confitti. ltrimenti si avrebbe la situazione in figura con un corto-circuito fra alimentazione e massa e l impossibilità di stabilire la tensione d uscita del bus (che potrebbe essere anche V/ a seconda del dimensionamento dei transistor). 1 0 IN EN EN OUT a un punto di vista circuitale l alta impedenza si può implementare così. EN=1 la porta è abilitata e rappresenta un inverter EN=0 il pmos in alto e lo nmos in basso sono interdetti e l uscita è in alta impedenza (non c è percorso né verso massa né verso V ) Questa porta è detta tri-state (ha tre stati logici: 0,1 e Z) 17 Ottobre 005 E - Logica ombinatoria Massimo arbaro Ottobre 005 E - Logica ombinatoria Massimo arbaro 7