ELETTRONICA DEI SISTEMI DIGITALI 1 SECONDA PROVA IN ITINERE A.A. 2003/2004 22 Dicembre 2003 COGNOME: MATRICOLA: NOME: ORDINAMENTO (VO/NO): Regole: 1) Non è consentito portare vicino al posto nulla che non siano penne, matite, gomma, calcolatrice non programmabile. Giacconi, borse, appunti e cellulari devono essere lasciati all ingresso dell aula. 2) Viene consegnato un gruppo di fogli pinzato di cui i primi contengono il testo e lo spazio per riportare la soluzione, l unica parte che verrà corretta è quella nei riquadri appositamente indicati, il resto dei fogli deve essere consegnato ma non verrà corretto. 3) Qualora la parte per la soluzione venisse pasticciata è possibile riscriverla su uno degli altri fogli (nella stessa forma, non allungata) e fare un riferimento all'interno del box soluzione. Il resto del compito ed il suo retro è pasticciabile a piacere. Non verranno dati altri fogli. 4) Se i fogli vengono spinzati per errore, bisogna chiedere immediatamente che vengano ripinzati. 5) Se un partecipante verrà trovato con fogli staccati, materiale non fornito dalla commissione, o a scambiare informazioni con colleghi verrà allontanato e non gli sarà permesso partecipare alle prove successive. 6) Il tempo per la soluzione è due ore e mezza durante le quali non è possibile andare in bagno. 7) Verranno dati 5 minuti per la lettura di tutto il testo. Durante il compito, dopo mezzora circa e poi dopo altri 45 minuti, verranno dati altri due intervalli di 5 minuti durante i quali si potranno fare domande sulla comprensione del testo. Non sarà possibile farlo durante il resto del compito. 8) La prova è costituita da 3 esercizi con diverso punteggio. Il punteggio attribuito a ciascun esercizio è indicato nell intestazione dell esercizio stesso.
Esercizio 1.3 - PUNTI 8 Il flip-flop D il cui schema a blocchi è rappresentato in Figura 3 è costituito da due latch SR in configurazione master-slave. Lo schematico dei singoli latch SR è rappresentato in Figura 4. Sapendo che il tempo di propagazione per tutti gli inverter (M1-M3 e M2-M4 nel latch SR ed anche gli inverter dello schema a blocchi del flip-flop) è pari a 50psec e che il tempo impiegato dalla rete di pull-down del latch (M5-M6 o M7-M8) per portare il nodo Q o QN al di sotto della soglia logica è pari a 100psec, determinare: a) A quale fronte del clock CLK è sensibile il flip-flop (con breve spiegazione) b) Una stima del tempo di setup del flip-flop (con breve spiegazione) c) Una stima del tempo di hold del flip-flop (con breve spiegazione) d) Una stima del tempo di propagazione DEL SOLO LATCH SR (ossia il tempo necessario perché, fintanto che EN=1, venga aggiornata l uscita Q in seguito ad una variazione dell ingresso S o R), con breve spiegazione Figura 3 Figura 4
a) Fronte del clock Il flip-flop è sensibile al fronte: POSITIVO Quando il clock ha un fronte positivo il segnale CLK diventa pari a 1. Il master si disabilita (il suo enable è il clock negato quindi va a zero) e si abilita lo slave (il suo enable è il clock doppiamente negato quindi va a 1) causando l aggiornamento dell uscita. Il segnale di abilitazione del latch SR è infatti sicuramente attivo alto visto che pilota il gate di un nmos (M5 e M7) b) Tempo di setup Il tempo di setup è circa: 150psec Prima che il master si disabiliti bisogna che eventuali variazioni del dato in ingresso D abbiano il tempo di propagarsi ed essere memorizzate (nel latch master). Perché il master memorizzi D bisogna, innanzitutto, che le variazioni di D arrivino agli ingressi S o R del latch, in questo caso la situazione critica è quella in cui D diventa 0 e deve fare resettare il latch ossia deve portare alto il segnale R. Perché ciò accada bisogna attendere che commuti l inverter (50psec). Dopo la commutazione dell inverter bisogna attendere che la rete di pull-down pilotata dal segnale R porti l uscita Q del latch sotto VDD/2 (100psec) in modo da fare commutare il bistabile. Dopo 150psec siamo sicuri che, se anche il segnale EN va basso, il latch conterrà il valore corretto (la commutazione è poi terminata dall anello di inverter). b) Tempo di hold Il tempo di hold è circa: 50psec Il tempo di hold è il tempo in cui il dato deve restare costante dopo il fronte del clock. In questo circuito il potenziale problema è dato dal fatto che le reti di pull-down del latch master non si interdicono istantaneamente perché il segnale di enable va basso solo dopo 50psec (il tempo di propagazione del clock attraverso il primo inverter). Se entro questi 50psec il dato D andasse alto attivare il pull-down M5-M6 causando un potenziale problema di memorizzazione. b) Tempo di propagazione del solo latch SR Il tempo di propagazione è circa: 150psec Il tempo di propagazione è il tempo necessario perché commuti Q quindi è dato dal tempo necessario perché la rete di pull-down inneschi la commutazione più il tempo di propagazione dell inverter (M1-M3 o M2-M4) che deve terminare la commutazione stessa.
Esercizio 2.3 - PUNTI 8 Il flip-flop D il cui schema a blocchi è rappresentato in Figura 3 è costituito da due latch SR in configurazione master-slave. Lo schematico dei singoli latch SR è rappresentato in Figura 4. Sapendo che il tempo di propagazione per tutti gli inverter (M1-M3 e M2-M4 nel latch SR ed anche gli inverter dello schema a blocchi del flip-flop) è pari a 50psec e che il tempo impiegato dalla rete di pull-down del latch (M5-M6 o M7-M8) per portare il nodo Q o QN al di sotto della soglia logica è pari a 100psec, determinare: a) A quale fronte del clock CLK è sensibile il flip-flop (con breve spiegazione) b) Una stima del tempo di setup del flip-flop (con breve spiegazione) c) Una stima del tempo di hold del flip-flop (con breve spiegazione) d) Una stima del tempo di propagazione DEL SOLO LATCH SR (ossia il tempo necessario perché, fintanto che EN=1, venga aggiornata l uscita Q in seguito ad una variazione dell ingresso S o R), con breve spiegazione Figura 3 Figura 4
a) Fronte del clock Il flip-flop è sensibile al fronte: NEGATIVO Quando il clock ha un fronte negativo il segnale CLK diventa pari a 0. Il master si disabilita (il suo enable è il clock stesso quindi va a zero) e si abilita lo slave (il suo enable è il clock negato quindi va a 1) causando l aggiornamento dell uscita. Il segnale di abilitazione del latch SR è infatti sicuramente attivo alto visto che pilota il gate di un nmos (M5 e M7) b) Tempo di setup Il tempo di setup è circa: 150psec Prima che il master si disabiliti bisogna che eventuali variazioni del dato in ingresso D abbiano il tempo di propagarsi ed essere memorizzate (nel latch master). Perché il master memorizzi D bisogna, innanzitutto, che le variazioni di D arrivino agli ingressi S o R del latch, in questo caso la situazione critica è quella in cui D diventa 0 e deve fare resettare il latch ossia deve portare alto il segnale R. Perché ciò accada bisogna attendere che commuti l inverter (50psec). Dopo la commutazione dell inverter bisogna attendere che la rete di pull-down pilotata dal segnale R porti l uscita Q del latch sotto VDD/2 (100psec) in modo da fare commutare il bistabile. Dopo 150psec siamo sicuri che, se anche il segnale EN va basso, il latch conterrà il valore corretto (la commutazione è poi terminata dall anello di inverter). b) Tempo di hold Il tempo di hold è circa: 0 Il tempo di hold è il tempo in cui il dato deve restare costante dopo il fronte del clock. In questo circuito il clock è direttamente applicato al segnale di enable del master quindi non appena il clock va a 0 non è più possibile che variazioni dell ingresso D si propaghino nel latch visto che le reti di pull-down si disabilitano istantaneamente. b) Tempo di propagazione del solo latch SR Il tempo di propagazione è circa: 150psec Il tempo di propagazione è il tempo necessario perché commuti Q quindi è dato dal tempo necessario perché la rete di pull-down inneschi la commutazione più il tempo di propagazione dell inverter (M1-M3 o M2-M4) che deve terminare la commutazione stessa.
ELETTRONICA DEI SISTEMI DIGITALI 1 SECONDA PROVA IN ITINERE A.A. 2004/2005 10 Gennaio 2005 12345678901234567890123456789012345678901234567890123456789012345678901234567890123456781 13456789012345678901234567890123456789012345678901234567890123456789012345678901234567890 COGNOME: MATRICOLA: NOME: ORDINAMENTO (VO/NO): Regole: 1) Non è consentito portare vicino al posto nulla che non siano penne, matite, gomma, calcolatrice non programmabile. Giacconi, borse, appunti e cellulari devono essere lasciati all ingresso dell aula. 2) Viene consegnato un gruppo di fogli pinzato di cui i primi contengono il testo e lo spazio per riportare la soluzione, l unica parte che verrà corretta è quella nei riquadri appositamente indicati, il resto dei fogli deve essere consegnato ma non verrà corretto. 3) Qualora la parte per la soluzione venisse pasticciata è possibile riscriverla su uno degli altri fogli (nella stessa forma, non allungata) e fare un riferimento all'interno del box soluzione. Il resto del compito ed il suo retro è pasticciabile a piacere. Non verranno dati altri fogli. 4) Se i fogli vengono spinzati per errore, bisogna chiedere immediatamente che vengano ripinzati. 5) Se un partecipante verrà trovato con fogli staccati, materiale non fornito dalla commissione, o a scambiare informazioni con colleghi verrà allontanato e non gli sarà permesso partecipare alle prove successive. 6) Il tempo per la soluzione è 2 ORE durante le quali non è possibile andare in bagno. 7) Dato che la prova si svolge in 2 aule separate non sarà possibile fare domande durante il compito. All inizio della prova saranno dati 5 minuti per la lettura del testo dopo i quali si potranno fare domande sul testo degli esercizi. Altri 5 minuti di domande verranno riservati a metà prova.
Esercizio 3 Dato il circuito sequenziale in Figura 2 e sapendo che il tempo di propagazione di tutti gli inverter è 50ps ed il tempo di propagazione attraverso ciascun interruttore è di 25ps: a) Determinare la funzionalità implementata (flip-flop o latch). b) Determinare il tempo di setup. c) Determinare il tempo di hold. d) Determinare il tempo di propagazione. Ogni risposta deve essere giustificata. Per la ROM di Figura 3. e) Spiegare il meccanismo di funzionamento del circuito, sapendo che le word-line sono attive basse (quindi per leggere la riga i si porta bassa la WL[i] e si portano alte tutte le altre). f) Identificare il contenuto della memoria Tutte le risposte devono essere scritte in STAMPATELLO. comporterà la perdita di punti. Figura 2 Scrivere in corsivo Figura 3
a) Funzionalità implementata (con spiegazione) (SCRIVERE IN STAMPATELLO) Il circuito implementa un: FLIP-FLOP D sensibile ai fronti NEGATIVI del clock Quando CLK è alto il master (I1+M1) è trasparente e lo slave (I2+M2) interdetto. Il dato D si propaga attraverso M1 e viene memorizzato sulla capacità parassita di ingresso di I1. Quando CLK va basso (fronte negativo) M1 si apre (quindi il master si interdice) e M2 si chiude (quindi lo slave diventa trasparente). A quel punto il dato D precedentemente memorizzato sulla capacità di ingresso di I1 si propaga attraverso I1-M2-I2 e compare in uscita. b) Tempo di setup (con spiegazione) (SCRIVERE IN STAMPATELLO) T_setup = 25ps E il tempo necessario perché il dato D si propaghi attraverso M1 e compaia in ingresso a I1 dove viene memorizzato sulla capacità parassita di gate. A questo punto è possibile aprire M1 sapendo che comunque D è stato memorizzato sulla capacità. c) Tempo di hold (con spiegazione) (SCRIVERE IN STAMPATELLO) T_hold = 0 Non appena CLK và basso M1 si apre e nessuna ulteriore variazione di D può avere effetto sul dato memorizzato sulla capacità di gate. d) Tempo di propagazione (con spiegazione) (SCRIVERE IN STAMPATELLO) T_p = 125ps E il tempo necessario perché il dato si propaghi attraverso I1-M2-I2 (50+25+50) e) Spiegazione del funzionamento della ROM (SCRIVERE IN STAMPATELLO) La ROM è basata su una NAND. Quando seleziono la riga i-esima e porto basso il segnale WL[i] il bit j-esimo BL[j] andrà a zero se nella corrispondente posizione NON è presente un MOS perché in tal caso tutti gli altri MOS presenti sulla linea saranno accesi (le altre WL sono alte) e porteranno bassa la BL[j]. Viceversa se è presente un MOS questo si interdirà (perché WL[i] è basso) disabilitando il pull-down, di conseguenza la BL]j] viene portata alta dal pull-up sempre acceso. Quindi la presenza di un MOS significa che il bit corrispondente è 1, l assenza che il bit è 0. f) Contenuto della ROM WORD CONTENUTO 0 1001 1 1100 2 1111 3 0110
ELETTRONICA DIGITALE PRIMA PROVA IN ITINERE A.A. 2005/2006 22 Dicembre 2005 12345678901234567890123456789012345678901234567890123456789012345678901234567890123456781 COGNOME: MATRICOLA: NOME: Regole: 1) Non è consentito portare vicino al posto nulla che non siano penne, matite, gomma, calcolatrice non programmabile. Giacconi, borse, appunti e cellulari devono essere lasciati all ingresso dell aula. 2) Viene consegnato un gruppo di fogli pinzato di cui i primi contengono il testo e lo spazio per riportare la soluzione, l unica parte che verrà corretta è quella nei riquadri appositamente indicati, il resto dei fogli deve essere consegnato ma non verrà corretto. 3) Qualora la parte per la soluzione venisse pasticciata è possibile riscriverla su uno degli altri fogli (nella stessa forma, non allungata) e fare un riferimento all'interno del box soluzione. Il resto del compito ed il suo retro può essere pasticciato a piacere. Non verranno dati altri fogli. 4) Se i fogli vengono staccati per errore, bisogna chiedere immediatamente che vengano pinzati nuovamente. 5) Se un partecipante verrà trovato con fogli staccati, materiale non fornito dalla commissione, od a scambiare informazioni con colleghi verrà allontanato e non gli sarà permesso partecipare alle prove successive. 6) Il tempo per la soluzione è 2 ORE e 30 MINUTI durante le quali non è possibile andare in bagno. 7) Dato che la prova si svolge in 2 aule separate non sarà possibile fare domande durante il compito. All inizio della prova saranno dati 5 minuti per la lettura del testo dopo i quali si potranno fare domande sul testo degli esercizi. Altri 5 minuti di domande verranno riservati a metà prova. 8) La prova è costituita da 3 esercizi.
Esercizio 3.1 Dato il circuito in Figura, rappresentante un flip-flop dinamico di tipo TSCPR (True Single- Phase Clocked Register): a) Determinare il fronte di clock al quale è sensibile il flip-flop b) Determinare e spiegare dettagliatamente il suo principio di funzionamento c) Determinare (motivando dettagliatamente la risposta) il tempo di setup, hold e di propagazione, sapendo che le reti di pull-up e pull-down del master hanno tutte tempo di propagazione pari a 25ps mentre le reti di pull-up e pull-down dello slave hanno tempo di propagazione di 50ps d) (Opzionale) Proporre una possibile spiegazione per la presenza dei transistor M3- M4-M8 e M5-M9-M10. Perché non si può collegare direttamente il nodo X al nodo Y eliminando tali transistor? N.B. : L ingresso CLK è applicato ai gate dei transistor M2, M4, M9 e M11 anche se la connessione non è disegnata, ma è rappresentata solo dal fatto che tutti quei nodi hanno lo stesso nome (CLK) Figura 1: Flip-flop TSCPR a) Fronte Il flip-flop è attivo sul fronte : NEGATIVO
b) Principio di funzionamento 1) Fase di trasparenza. 1.1 Il master è trasparente mentre il clock è: ALTO BASSO 1.2 Durante tale fase il segnale D si propaga e viene memorizzato nel nodo: Qint 1.3 In tale fase lo slave è INTERDETTO grazie al seguente meccanismo: Essendo CLK=1 le reti di pull-up M9-M10 e M11-M12 sono interdette quindi il valore del nodo Qint non si può propagare in uscita. Se Qint fosse 0 la propagazione sarebbe bloccata da M9-M10, se fosse 1 si propagherebbe su Y ma sarebbe bloccato poi da M11- M12 2) Fronte del clock 2.1 Al fronte del clock il master si INTERDICE grazie al seguente meccanismo: Essendo CLK=0 le reti di pull-down M1-M2 e M3-M4 sono interdette quindi il valore del nodo D non si può propagare su Qint. Se D fosse 1 la propagazione sarebbe bloccata da M1-M2, se fosse 0 si propagherebbe su X ma sarebbe bloccato poi da M3-M4 2.2 Lo slave invece si ABILITA grazie al seguente meccanismo: Essendo CLK=0 le reti di pull-up M9-M10 e M11-M12 sono abilitate quindi M5-M9-M10 e M6-M11-M12 si trasformano in due inverter in cascata. La cascata dei 2 inverter propaga il segnale Qint in uscita su Q. 3) Fase di memorizzazione. 3.1 Lo slave è trasparente mentre il clock è: ALTO BASSO 3.2 Durante tale fase il segnale memorizzato nel master si propaga in uscita grazie al seguente meccanismo: Lo slave diventa semplicemente la cascata di 2 inverter ed in tal modo Qint si propaga su Q. c) Tempi di setup, hold e propagazione
Tempo di setup = 50ps Il segnale D si deve propagare attraverso i due inverter del master per potere essere memorizzato su Qint prima di potere cambiare. Tempo di hold = 0 Il clock è applicato direttamente alle due reti di pull-down del master dunque tali reti vengono disabilitate immediatamente. Tempo di propagazione = 100ps E il tempo necessario perché il dato memorizzato su Qint si propaghi in uscita attraversando i due inverter dello slave. d) Utilità dei transistor M3-M4-M8 e M5-M9-M10. Servono ad impedire la trasparenza del flip-flop. Infatti, il clock agisce solo su una rete di pull-up oppure su una rete di pull-down, in tal modo non sarebbe sufficiente, da solo, ad impedire la trasparenza come succede invece in un flip-flop C2MOS. Introducendo però M3-M4-M8 si fa in modo che nel master possano essere attive solo 2 reti di pull-up in cascata che non possono fare propagare un segnale (perché il segnale si propaghi attraverso due inverter bisogna che una transizione HL sia seguita da una LH e viceversa). Stesso discorso (ma nello slave) per M5-M9-M10
ELETTRONICA DIGITALE SECONDA PROVA IN ITINERE A.A. 2006/2007 10 Gennaio 2007 12345678901234567890123456789012345678901234567890123456789012345678901234567890123456781 13456789012345678901234567890123456789012345678901234567890123456789012345678901234567890 COGNOME: MATRICOLA: NOME: Regole: 1) Non è consentito portare vicino al posto nulla che non siano penne, matite, gomma, calcolatrice non programmabile. Giacconi, borse, appunti e cellulari devono essere lasciati all ingresso dell aula. 2) Viene consegnato un gruppo di fogli pinzato di cui i primi contengono il testo e lo spazio per riportare la soluzione, l unica parte che verrà corretta è quella nei riquadri appositamente indicati, il resto dei fogli deve essere consegnato ma non verrà corretto. 3) Qualora la parte per la soluzione venisse pasticciata è possibile riscriverla su uno degli altri fogli (nella stessa forma, non allungata) e fare un riferimento all'interno del box soluzione. Il resto del compito ed il suo retro può essere pasticciato a piacere. Non verranno dati altri fogli. 4) Se i fogli vengono staccati per errore, bisogna chiedere immediatamente che vengano pinzati nuovamente. 5) Se un partecipante verrà trovato con fogli staccati, materiale non fornito dalla commissione, od a scambiare informazioni con colleghi verrà allontanato e non gli sarà permesso partecipare alle prove successive. 6) Il tempo per la soluzione è 3 ORE durante le quali non è possibile andare in bagno. 7) La prova è costituita da 3 esercizi.
Esercizio 3 Dato il circuito in Figura, rappresentante un flip-flop pseudo-statico (si supponga che i segnali clk e clkn siano in opposizione di fase, ossia uno il negato dell altro e sempre perfettamente sincroni, ossia NON ci sia alcun problema di overlap): a) Determinare il fronte di clock al quale è sensibile il flip-flop b) Determinare e spiegare dettagliatamente il suo principio di funzionamento c) Determinare (motivando dettagliatamente la risposta) il tempo di setup, hold e di propagazione, sapendo che gli interruttori hanno tutti tempo di propagazione pari a 25ps mentre gli inverter hanno tempo di propagazione di 50ps d) Spiegare quali problemi potrebbero sorgere se i clock presentassero degli overlap). N.B. : Si faccia bene attenzione che il meccanismo di memorizzazione NON si basa sulla memorizzazione su un capacitore, come nei circuiti dinamici, ma si basa sul corretto innesco della retroazione positiva di un bistabile. Figura 1: Circuito del flip-flop a) Fronte Il flip-flop è attivo sul fronte : NEGATIVO
b) Principio di funzionamento 1) Fase di trasparenza. 1.1 Il master è trasparente mentre il clock è: ALTO BASSO 1.2 Durante tale fase il segnale D si propaga fino al nodo: N3 1.3 In tale fase lo slave è INTERDETTO e memorizza il dato precedente grazie al seguente meccanismo: Poiché clkn è basso l interruttore M2 è aperto ed interdice il passaggio del segnale verso Q. Poiché clk è alto si chiude l anello di retroazione attraverso i 2 inverter dello slave e quindi il bistabile memorizza. 2) Fronte del clock 2.1 Al fronte del clock il master si INTERDICE e memorizza il dato grazie al seguente meccanismo: L interruttore M1 si apre ed interdice il passaggio del dato nel master mentre l interruttore M3 si chiude ristabilendo l anello di retroazione positivo del bistabile. 2.2 Lo slave invece si ABILITA e diventa trasparente grazie al seguente meccanismo: L interruttore M2 si chiude e porta in uscita il dato appena memorizzato nel master. 3) Fase di memorizzazione. 3.1 Lo slave è trasparente mentre il clock è: ALTO BASSO 3.2 Durante tale fase il segnale memorizzato nel master si propaga in uscita grazie al seguente meccanismo: Il dato attraversa interruttore M2 ed i 2 inverter e compare in uscita.
c) Tempi di setup, hold e propagazione Tempo di setup = 125ps Prima che arrivi il fronte del clock è necessario che il dato D si propaghi attraverso l interruttore M1 ed i 2 inverter. Questo è infatti l unico modo per essere sicuri che, nel momento il cui il clk commuta e chiude l anello di retroazione, il bistabile memorizzi il dato corretto. Se invece il nodo N1 fosse a potenziale diverso da N3 non sarebbe possibile determinare il valore assunto dal bistabile stesso. Tempo di hold = 0 Non appena il clock commuta interrompe il percorso aprendo l interruttore M1 dunque nessuna uilteriore variazione di D potrà alterare il valore memorizzato. Tempo di propagazione = 125ps Il dato che è già pronto sul nodo N3 deve attraversare l interruttore M2 e 2 inverter prima di arrivare in uscita su Q. d) Problema dell overlap. Se ci fosse overlap, ossia se i segnali clk e clkn fossero contemporaneamente uguali a 1 il dato D si potrebbe propagare direttamente attraverso i 2 interruttori e 2 inverter arrivando in uscita su Q (il flip-flop diventerebbe trasparente).
ELETTRONICA DIGITALE SECONDA PROVA IN ITINERE A.A. 2007/2008 11 Gennaio 2008 12345678901234567890123456789012345678901234567890123456789012345678901234567890123456781 13456789012345678901234567890123456789012345678901234567890123456789012345678901234567890 COGNOME: MATRICOLA: NOME: Regole: 1) Non è consentito portare vicino al posto nulla che non siano penne, matite, gomma, calcolatrice non programmabile. Giacconi, borse, appunti e cellulari devono essere lasciati all ingresso dell aula. 2) Viene consegnato un gruppo di fogli pinzato di cui i primi contengono il testo e lo spazio per riportare la soluzione, l unica parte che verrà corretta è quella nei riquadri appositamente indicati, il resto dei fogli deve essere consegnato ma non verrà corretto. 3) Qualora la parte per la soluzione venisse pasticciata è possibile riscriverla su uno degli altri fogli (nella stessa forma, non allungata) e fare un riferimento all'interno del box soluzione. Il resto del compito ed il suo retro può essere pasticciato a piacere. Non verranno dati altri fogli. 4) Se i fogli vengono staccati per errore, bisogna chiedere immediatamente che vengano pinzati nuovamente. 5) Se un partecipante verrà trovato con fogli staccati, materiale non fornito dalla commissione, od a scambiare informazioni con colleghi verrà allontanato e non gli sarà permesso partecipare alle prove successive. 6) Il tempo per la soluzione è 3 ORE durante le quali non è possibile andare in bagno. 7) La prova è costituita da 3 esercizi.
Esercizio 3 Dato il circuito in Figura, rappresentante un flip-flop (gli switch sono implementati con transmission-gate): a) Determinare il fronte di clock al quale è sensibile il flip-flop b) Determinare e spiegare dettagliatamente il suo principio di funzionamento c) Determinare (motivando dettagliatamente la risposta) il tempo di setup, hold e di propagazione, sapendo che gli interruttori hanno tutti tempo di propagazione pari a 20ps mentre gli inverter hanno tempo di propagazione di 40ps d) Spiegare se si possono verificare overlap nei segnali di clock ed in tale caso quali problemi potrebbero sorgere. Figura 1: Circuito del flip-flop a) Fronte Il flip-flop è attivo sul fronte : POSITIVO
b) Principio di funzionamento 1) Fase di trasparenza. 1.1 Il master è trasparente mentre il clock è: ALTO BASSO 1.2 Durante tale fase il segnale D si propaga fino al nodo: N2 1.3 In tale fase lo slave è INTERDETTO e memorizza il dato precedente grazie al seguente meccanismo: Il dato è memorizzato sulla capacità parassita di ingresso dell inverter I3, ossia nel nodo N4. 2) Fronte del clock 2.1 Al fronte del clock il master si INTERDICE e memorizza il dato grazie al seguente meccanismo: Lo switch M1-M3 si interdice e memorizza il dato nel nodo N2, sulla capacità parassita di ingresso dell inverter I2. 2.2 Lo slave invece si ABILITA e diventa trasparente grazie al seguente meccanismo: Lo switch M2-M4 si chiude consente al dato in uscita da I2 di propagarsi attraverso I3 e I6 fino all uscita Q. 3) Fase di memorizzazione. 3.1 Lo slave è trasparente mentre il clock è: ALTO BASSO 3.2 Durante tale fase il segnale memorizzato nel master si propaga in uscita grazie al seguente meccanismo: Lo switch M2-M4 è chiuso e consente al dato in uscita da I2 di propagarsi attraverso I3 e I6 fino all uscita Q.
c) Tempi di setup, hold e propagazione Tempo di setup = 60 ps Il dato D si deve propagare attraverso I1 e lo switch M1-M3 per arrivare al nodo N2, dove c è la capacità parassita di ingresso di I2. Tempo di hold = 40 ps Dopo il fronte del clock lo switch M1-M3 si apre completamente solo dopo la commutazione di I4 e I5 che richiede in tutto 80 ps, sul percorso di D, però, è presente l inverter I1, dunque D si presenta in ingresso allo switch con 40 ps di ritardo rispetto al colpo di clock (in pratica mentre D viaggia attraverso I1, CLK viaggia attraverso I4), dunque il tempo di hold si riduce al solo tempo di propagazione dell inverter I5. Tempo di propagazione = 180 ps (o 140 ps) Il dato memorizzato in N2 si deve propagare attraverso I2 (40 ps); a quel punto sono necessari altri 40 ps perché I5 faccia completare la chiusura dello switch M2-M4, il dato si propaga attraverso lo switch (20 ps), poi attraverso I3 (40 ps) e I6 (40 ps). E da notare, comunque, che in realtà lo switch M2-M4 si chiude anche prima che commuti I5, anche se solo parzialmente (ma abbastanza perché si superi la soglia logica), dunque si potrebbe considerare corretta anche una soluzione che NON consideri il tempo di propagazione di I5 nella somma. In realtà, entrambe le affermazioni sono sia vere che false, nel senso che se lo switch è solo parzialmente chiuso la tensione in ingresso all inverter che lo segue non è esattamente VDD (o 0) dunque tale inverter ha un tempo di propagazione più lungo di quanto ci si aspetta. In definitiva, essendo, molto complesso determinare esattamente QUANDO lo switch si chiude, verranno considerate corrette entrambe le risposte. d) Problema dell overlap. C è un potenziale problema di overlap dovuto al fatto che CLK2 è generato attraverso un inverter da CLK1. I due segnali potrebbero quindi essere entrambi alti (mentre I4 sta commutando) e causare la temporanea trasparenza del flip-flop.
ELETTRONICA DIGITALE SECONDA PROVA IN ITINERE A.A. 2008/2009 7 Gennaio 2009 12345678901234567890123456789012345678901234567890123456789012345678901234567890123456781 13456789012345678901234567890123456789012345678901234567890123456789012345678901234567890 COGNOME: MATRICOLA: NOME: POSTO: Regole: 9) Non è consentito portare vicino al posto nulla che non siano penne, matite, gomma, calcolatrice non programmabile. Giacconi, borse, appunti e cellulari devono essere lasciati all ingresso dell aula. 10) Viene consegnato un gruppo di fogli pinzato di cui i primi contengono il testo e lo spazio per riportare la soluzione, l unica parte che verrà corretta è quella nei riquadri appositamente indicati, il resto dei fogli deve essere consegnato ma non verrà corretto. 11) Qualora la parte per la soluzione venisse pasticciata è possibile riscriverla su uno degli altri fogli (nella stessa forma, non allungata) e fare un riferimento all'interno del box soluzione. Il resto del compito ed il suo retro può essere pasticciato a piacere. Non verranno dati altri fogli. 12) Se i fogli vengono staccati per errore, bisogna chiedere immediatamente che vengano pinzati nuovamente. 13) Se un partecipante verrà trovato con fogli staccati, materiale non fornito dalla commissione, od a scambiare informazioni con colleghi verrà allontanato e non gli sarà permesso partecipare alle prove successive. 14) Il tempo per la soluzione è 3 ORE durante le quali non è possibile andare in bagno. 15) La prova è costituita da 3 esercizi.
Esercizio 3 Dato il circuito in Figura, rappresentante un flip: e) Determinare il fronte di clock al quale è sensibile il flip-flop f) Determinare e spiegare dettagliatamente il suo principio di funzionamento g) Determinare (motivando dettagliatamente la risposta) il tempo di setup, hold e di propagazione, sapendo che gli inverter hanno tutti tempo di propagazione pari a 25ps mentre le reti di pull-down hanno tempo di propagazione di 40ps Figura 1: Circuito del flip-flop a) Fronte Il flip-flop è attivo sul fronte : NEGATIVO Infatti, quando CLK va basso si disabilita il master (memorizzazione dell ingresso) e si abilita lo slave (aggiornamento dell uscita).
b) Principio di funzionamento 1) Fase di trasparenza. 1.1 Il master è trasparente mentre il clock è: ALTO BASSO 1.2 In tale fase lo slave è INTERDETTO e memorizza il dato precedente grazie al seguente meccanismo: Essendo il clock ALTO, l enable dello slave (che è il clock negato) è BASSO, dunque le reti di pull-down sono interdettte e lo slave memorizza grazie al meccansimo di retroazione del bistabile. 2) Fronte del clock 2.1 Al fronte del clock il master si INTERDICE e memorizza il dato grazie al seguente meccanismo: Quando il clock va BASSO l enable del master interdice le reti di pull-down e il master memorizza grazie al meccansimo di retroazione del bistabile. 2.2 Lo slave invece si ABILITA e diventa trasparente grazie al seguente meccanismo: Quando il clock va BASSO l enable dello slave (che è il clock negato) va ALTO e si attivano le reti di pull-down. 3) Fase di memorizzazione. 3.1 Lo slave è trasparente mentre il clock è: ALTO BASSO 3.2 Durante tale fase il segnale memorizzato nel master si propaga in uscita grazie al seguente meccanismo: Essendo il clock BASSO, l enable dello slave (che è il clock negato) è ALTO, dunque le reti di pull-down sono abilitate dunque aggiornano l uscita in base ai valori memorizzati nel master.
c) Tempi di setup, hold e propagazione Tempo di setup = 65 psec Perché il dato venga correttamente memorizzato è innanzitutto necessario che il dato D riesca a propagarsi fino all ingresso di reset del master (dunque D deve passare attraverso l inverter, 25 psec). Questo è necessario in particolare quando D è basso, perché in tal caso è necessaria la negazione dell inverter perché D diventi alto e sia in grado di attivare una delle reti di pull-down del master. Dopo di questo, la rete di pull-down deve attivarsi (40 psec) e portare il nodo interno al di sotto di VDD/2. A tal punto la commutazione del bistabile è innescata e verrà conclusa dalla retroazione positiva del bistabile stesso. Tempo di hold = 0 psec Il clock è applicato direttamente al master, dunque non appena va basso disabilita le reti di pull-down e nessun ulteriore cambiamento di D può avere effetto. Tempo di propagazione = 90 psec Appena commuta il clock ci vogliono 25 psec (inverter) perché il clock si propaghi fino allo slave abilitando le sue reti di pull-down. Nel frattempo l inverter del bistabile termina anche la commutazione dei nodi interni quindi le due uscite del master sono già pronte al rispettivo valore (in realtà uno delle due è solo al di sotto di VDD/2, non ancora proprio 0, ma per i nostri scopi possiamo trascurare questo dettaglio). Appena si abilita lo slave, quindi, le reti di pull-down sono pronte a portare basso uno dei due nodi di uscita (40 psec). Se il nodo di uscita è il negato, bisognerà ancora aspettare il tempo di propagazione dell inverter del bistabile (25 psec) perché l uscita positiva sia aggiornata.