INDICE. Sommario pag. 1. Introduzione pag. 8

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1 SOMMARIO Questa tesi descrive la valutazione di schede commerciali basate su convertitori analogico-digitali ad alta risoluzione al fine dello sviluppo di applicazioni di sensoristica distribuita a scopo prevalentemente di monitoraggio ambientale. Le attività sono state svolte durante un periodo di stage presso la ditta SAEE di Amaro, Italia. La trattazione è suddivisa in vari capitoli. La prima parte della tesi illustra le principali caratteristiche e non idealità dei convertitori A/D con particolare riferimento a quelli cosiddetti di tipo sigma-delta. In seguito vengono descritti i due specifici convertitori (MSC1211Y5 della Texas Instruments e CDB5534 della Cirrus Crystal), montati su opportune schedine e corredati di un microcontrollore che facilita notevolmente lo sviluppo di applicazioni software. Nel capitolo seguente vengono riportati i risultati ottenuti in merito alla programmazione dei convertitori utilizzando i demo per l acquisizione dati dalle due schedine, forniti dal costruttore. Al fine di valutare l effettivo potere risolutivo dei convertitori in presenza di rumore ambientale in applicazioni tipiche, sono state eseguite misure statiche e dinamiche (comunque a bassa frequenza), tramite un ponte resistivo calibrato ad alta risoluzione. A tal fine sono stati realizzati dei programmi dedicati in linguaggio C, successivamente scaricati ed eseguiti direttamente sulle schedine. In ultimo vengono descritti alcuni programmi realizzati in linguaggio Matlab per il filtraggio dei dati acquisiti dai convertitori ed i risultati raggiunti. 1

2 INDICE Sommario pag. 1 Introduzione pag Analisi teorica dei convertitori analogico-digitali sigma-delta pag Caratteristiche e parametri dei convertitori A/D pag Principali tipi di convertitori analogico-digitali pag Convertitori analogico-digitali sigma-delta pag Sovracampionamento pag Modellazione del rumore pag Filtro digitale e di decimazione pag Vantaggi e svantaggi dei convertitori sigma-delta pag Ingressi single-ended e ingressi differenziali pag Convertitori MSC1211Y5 e CDB5534 pag Schedina MSC1211Y5 pag Convertitore adc sigma-delta a 24 bit pag Microcontrollore 8051 pag Schedina CDB5534 pag Calibratore pag Analisi dei convertitori mediante software demo pag Analisi della schedina MSC1211Y5 pag Descrizione della schedina pag Misura sui vari canali dell ADC pag Misura con diversi PGA e impostazioni dell ADC DATA pag Stima del rumore pag Considerazioni sulla schedina MSC1211Y5 pag Analisi della schedina CDB5534 pag Descrizione della schedina pag Misure sulla schedina pag Calibrazione del convertitore pag Stima del rumore pag Misura dei disturbi di rete pag Considerazioni sulla schedina CDB5534 pag Programmazione lato microcontrollore e lato PC pag Misure a ponte pag Impedenza di ingresso dei convertitori pag Acquisizione multicanale di misure a ponte su MSC1211Y5 mediante programmazione del microcontrollore pag Analisi di un segnale periodico con MSC1211Y5 pag Misure a ponte su CDB5534 pag Analisi di un segnale periodico con CDB5534 pag

3 4.7 Comparazione dei risultati ottenuti pag Note pag Algoritmi per la riduzione del rumore pag Filtro notch pag Interpolazione dei dati pag. 195 Conclusioni pag. 200 Appendice pag. 201 Bibliografia pag. 228 Lista figure: Figura 1.1: convertitore analogico-digitale Figura 1.2: campionamento e quantizzazione Figura 1.3: curva di trasferimento ideale di un ADC (a), errore di linearità (b), errore di linearità differenziale (c), errore di guadagno e di offset (d). Figura 1.4: rappresentazione schematica di un ADC flash Figura 1.5: rappresentazione schematica di un ADC subranging Figura 1.6: rappresentazione schematica di un ADC ad approssimazioni successive Figura 1.7: rappresentazione schematica di un ADC a doppia rampa Figura 1.8: modulatore sigma-delta Figura 1.9: tipi di ADC, risoluzione e larghezza di banda Figura 1.10: ADC sigma-delta Figura1.11: rappresentazione schematica del funzionamento di un ADC sigma-delta Figura 1.12: convertitore analogico-digitale delta Figura 1.13: convertitore analogico-digitale sigma-delta Figura 1.14: funzioni di trasferimento di un convertitore sigma-delta Figura 1.15: trasformata Z del modulatore sigma-delta Figura 1.16: schema a blocchi di un modulatore di ordine 2 Figura1.17: schema a blocchi di ADC sigma-delta Figura 1.18: demodulatore sigma-delta Figura 1.19: decimazione Figura 1.20: ingressi single-ended Figura 1.21: ingressi differenziali Figura 2.1: architettura del convertitore msc1211y5 Figura 2.2: piedinatura del convertitore msc1211y5 Figura 2.3: schema a blocchi del convertitore msc1211y5 Figura 2.4: buffer di ingresso Figura 2.5: circuito di campionamento 3

4 Figura 2.6: configurazione per misura di tensioni oltre il range tipico 0-5V Figura 2.7: tipi di filtri digitali Figura 2.8: rete di generazione dei segnali di controllo della schedina Figura 2.9: architettura della memoria Figura 2.10: configuration memory Figura 2.11: register map Figura 2.12: scratchpad ram Figura 2.13: programmazione parallela Figura 2.14: programmazione seriale Figura 2.15: circuito dell intera schedina msc1211y5 Figura 2.16: architettura del convertitore CDB5534 Figura 2.17: piedinatura del convertitore msc1211y5 Figura 2.18: schema a blocchi del convertitore msc1211y5 Figura 2.19: circuito di ingresso Figura 2.20: registri del convertitore CDB5534 Figura 2.21: tensione di riferimento del convertitore CDB5534 Figura 2.22: stato dei piedini di ingresso durante la calibrazione self di CDB5534 Figura 2.23: stato dei piedini di ingresso durante la calibrazione system di CDB5534 Figura 2.24: circuito generatore di clock del convertitore CDB5534 Figura 2.25: circuito digitale della schedina CDB5534 Figura 2.26: circuito analogico della schedina CDB5534 Figura 2.27: calibratore digitek Figura 2.28: circuito per la stima della resistenza di uscita del calibratore Figura 3.1: interfaccia grafica della schedina MSC1211Y5 Figura 3.2: interfaccia grafica della schedina CDB5534(1) Figura 3.3: interfaccia grafica della schedina CDB5534(2) Figura 3.4: interfaccia grafica della schedina CDB5534(3) Figura 3.5: disturbi di rete Figura 4.1: circuito a ponte Figura 4.2: celle di carico Figura 4.3: autocompensazione delle variazioni della tensione di alimentazione Figura 4.4: correzione dell offset(1) Figura 4.5: correzione dell offset(2) Figura 4.6: circuito di ingresso di un convertitore Figura 4.7: modello equivalente di ingresso Figura 4.8: impedenza di ingresso Figura 4.9: impedenza equivalente di ingresso Figura 4.10: impedenza del convertitore e del ponte Figura 4.11: circuito di disaccoppiamento Figura 4.12: chopper Figura 4.13: impedenza di ingresso con buffer on Figura 4.14: problema dell aliasing Figura 4.15: circuito RC in ingresso 4

5 Figura 4.16: impostazioni della porta seriale Figura 4.17: interfaccia grafica della porta seriale Figura 4.18: setup per le misure a ponte Figura 4.19: cassetta di resistenze Figura 4.20: processo di media mobile Figura 4.21: definizione di ENOB(1) Figura 4.22: definizione di ENOB(2) Figura 4.23: trasformata di Fourier discreta Figura 4.24: circuito di condizionamento in ingresso al convertitore(1) Figura 4.25: circuito di condizionamento in ingresso al convertitore(2) Figura 4.26: setup di misura(1) Figura 4.27: setup di misura(2) Figura 4.28: setup di misura(3) Figura 5.1: filtro digitale notch Figura 5.2: rappresentazione di poli e zeri sul piano complesso Lista grafici: Grafico 1.1: rappresentazione schematica dello spettro di un segnale campionato Grafico 1.2 : rumore in banda base Grafico 1.3: sequenza dei bit in uscita da modulatore delta e sigma-delta corrispondenti al segnale Vi (1) Grafico 1.4: sequenza dei bit in uscita dal modulatore delta e sigma-delta ottenuta con il programma Matlab sviluppato in questa tesi e riportato in appendice (2) Grafico 1.5: rappresentazione in frequenza dello spettro di un segnale Sinusoidale Grafico 1.6: sovracampionamento Grafico 1.7: effetto del filtro digitale sul processo di campionamento e conversione Grfico1.8: modellazione del rumore Grafico 1.9: filtro digitale e modellazione del rumore Grafico 1.10: andamento di SNR in modulatori di vario ordine Grafico 1.11: confronto del rumore in banda base usando varie tecniche di campionamento Grafico 1.12: risposta in frequenza di comb-filter di vario ordine Grafico 1.13: rumore in uscita dal comb-filter Grafico 1.14: risposta in frequenza del filtro FIR in cascata al comb- filter Grafico 1.15: risposta in frequenza della cascata di comb-filter e FIR Grafico 1.16: filtro sinc3, risposta in frequenza e espressione analitica Grafico 2.1: Variazione dell ENOB in funzione di data-rate, decimation ratio e fmod Grafico 2.2: risposta in frequenza dei filtri sinc2, sinc3 e fast Grafico 2.3: risposta in frequenza del filtro sinc5 Grafico 2.4: ripple del calibratore per l uscita in millivolt Grafico 2.5: ripple del calibratore per l uscita in volt Grafico 3.1: risposta del convertitore con filtri digitali diversi 5

6 Grafico 3.2: rumore nel convertitore msc1211y5 interfacciato al calibratore Grafico 3.3: calibrazione del convertitore CDB5534(1) Grafico 3.4: calibrazione del convertitore CDB5534(2) Grafico 3.5: rumore nel convertitore CDB5534 interfacciato al calibratore Grafico 3.6: ripple misurato dal convertitore CDB5534 Grafico 4.1: diagramma temporale degli interruttori Grafico 4.2: risposta del filtro digitale(1) Grafico 4.3: risposta del filtro digitale(2) Grafico 4.4: compatibilità tra dati misurati e calcoli teorici Grafico 4.5: andamento reale (rosso) e ideale (blu) di Vo in funzione di dr Grafico 4.6: misura di Ve(1) Grafico 4.7: misura di Vo(1) Grafico 4.8: misura di Ve(2) Grafico 4.9: misura di Vo(2) Grafico 4.10: misura di Ve(3) Grafico 4.11: misura di Vo(3) Grafico 4.12: misura di Ve(4) Grafico 4.13: misura di Vo(4) Grafico 4.14: misura di Ve e Vo(1) Grafico 4.15: misura di Ve e Vo(2) Grafico 4.16: misura di Ve con riferimento di tensione esterno Grafico 4.17: misure e calcoli teorici usando il convertitore msc1211y5(1) Grafico 4.18: misure e calcoli teorici usando il convertitore msc1211y5(2) Grafico 4.19: misure e calcoli teorici usando il convertitore msc1211y5(3) Grafico 4.20: rumore nel convertitore msc1211y5 nelle misure a ponte Grafico 4.21: acquisizione di una sinusoide Grafico 4.22: processo di media Grafico 4.23: sinusoide originale, FFT eseguita con finestre Gauss-topcoombs, Hanning e Flat-top Grafico 4.24: FFT eseguita con finestre Gauss-top-coombs e Hanning su segnale mediato Grafico 4.25: FFT eseguita con finestra di Hanning su segnale mediato con data-rate di 273sps Grafico 4.26: FFT eseguita con finestra di Hanning con data-rate di 273sps Grafico 4.27: diagramma di Bode nel dominio discreto di un filtro discreto implementante un processo di media mobile Grafico 4.28: diagramma di Bode nel dominio continuo di un filtro discreto implementante un processo di media mobile Grafico 4.29: variazione della banda passante i funzione del numero di campioni su cui viene eseguita la media Grafico 4.30: variazione della banda passante i funzione del tempo di 6

7 campionamento Grafico 4.31: calibrazione su diversi intervalli di tensione Grafico 4.32: segnale originale e mediato ottenuto col convertitore CDB5534 Grafico 4.33: misure e calcoli teorici usando il convertitore CDB5534(1) Grafico 4.34: misure e calcoli teorici usando il convertitore CDB5534(2) Grafico 4.35: misure e calcoli teorici usando il convertitore CDB5534(3) Grafico 4.36: misure e calcoli teorici usando il convertitore CDB5534(4) Grafico 4.37: rumore nel convertitore CDB5534 nelle misure a ponte Grafico 4.38: FFT eseguita con finestra di Hanning e flat-top su segnale sinusoidale originale Grafico 4.39: comparazione di FFT eseguite in MSC e CDB con finestra di Hanning Grafico 4.40: FFT eseguita su MSC con filtro di ingresso Grafico 4.41: misura della tensione del calibratore eseguita con CDB Grafico 4.42: misura della tensione del calibratore eseguita con MSC Grafico 4.43: misura della tensione del calibratore eseguita con MSC e filtro di ingresso Grafico 5.1: risposta in frequenza di due filtri notch con posizione dei poli diversa Grafico 5.2: segnale sinusoidale originale e sua FFT Grafico 5.3: rumore all uscita del filtro e segnale ideale in uscita Grafico 5.4: FFT del segnale ideale in uscita Grafico 5.5: risposta in frequenza del filtro notch utilizzato Grafico 5.6: rumore in uscita del filtro usando un filtro notch con modulo dei poli ridotto Grafico 5.7: rumore in uscita del filtro usando un filtro notch con modulo dei poli elevato Grafico 5.8: FFT del segnale filtrato ottenuto dall implementazione del filtro digitale sul microcontrollore Grafico 5.9: segnale originale (tratto continuo) e segnale ottenuto coi polinomi interpolatori (punti) (1) Grafico 5.10: segnale originale (tratto continuo) e segnale ottenuto coi polinomi interpolatori (punti) (2) Grafico 5.11: FFT del segnale originale Grafico 5.12: FFT del segnale interpolato Lista tabelle: Tabella 2.1: ENOB e rumore in ingresso al convertitore Tabella 2.2: tipi di calibrazione Tabella 2.3: partizione della memoria flash Tabella 2.4: elenco degli interrupts Tabella 2.5: uscita binaria in funzione della tensione di ingresso Tabella 3.1: rappresentazione binaria in uscita in funzione della tensione di ingresso Tabella 4.1: impedenze di ingresso dei convertitori con buffer off Tabella 4.2: impedenze di ingresso dei convertitori con buffer on 7

8 INTRODUZIONE I convertitori A/D e D/A stanno assumendo un ruolo sempre più importante nell elettronica moderna, in cui è sempre maggiore la tendenza a privilegiare l elaborazione digitale del segnale. I campi di applicazione sono sempre più vasti: dall acquisizione nei controlli di processo, al campo video, a quello delle telecomunicazioni. Al giorno d oggi un dispositivo elettronico che esegue la conversione analogico digitale costituisce un componente complesso ed è sovente fornito dai costruttori già dotato di una schedina elettronica dedicata alla valutazione e del relativo software di base. I convertitori A/D disponibili raggiungono facilmente i bit di risoluzione ma, per le applicazioni di alta precisione, quali quelle che saranno trattate in questa tesi, si può arrivare fino a 24 bit di risoluzione. La presenza di rumore e non idealità nell apparato elettronico, tuttavia, spesso riduce la risoluzione effettiva ben al di sotto di quella teoricamente ottenibile dall hardware a disposizione. In questa tesi, dopo aver svolto una trattazione tutoriale dei convertitori dal punto di vista teorico, saranno discusse anche una serie di metodologie per mantenere la risoluzione dei dispositivi in esame il più possibile vicina al limite teorico ottenibile dal convertitore. L analisi sarà effettuata servendosi sia di strumenti teorici acquisiti nei vari corsi universitari (utilizzo di programmi C, calcolo di trasformate di Fourier, realizzazione di filtri digitali ecc.), che di strumenti forniti dai costruttori delle schedine in esame (interfaccia grafica per l acquisizione dei segnali). 8

9 1. ANALISI TEORICA DEI CONVERTITORI ANALOGICO- DIGITALI SIGMA-DELTA Questo capitolo intende illustrare la struttura interna di un convertitore A/D sigmadelta e spiegarne il principio di funzionamento. Si inizierà richiamando alcuni concetti base riguardanti in generale tutti i convertitori A/D. 1.1 CARATTERISTICHE E PARAMETRI DEI CONVERTITORI A/D Un convertitore A/D è un dispositivo che converte un segnale elettronico analogico continuo in un segnale discreto (quindi costituito da un numero finito di possibili valori) e quindi in una corrispondente sequenza binaria. Figura 1.1: convertitore analogico-digitale Denominato x(t) il segnale in ingresso continuo e x*(t) il segnale campionato vale la seguente relazione: 9

10 Il seguente schema riproduce un generico processo di conversione analogico-digitale. In un primo tempo il segnale continuo x(t) viene campionato ad una frequenza Fs (che deve essere per il criterio di Nyquist maggiore del doppio della frequenza massima del segnale di ingresso per non incorrere in aliasing) ottenendo il segnale x*(t) e in seguito viene quantizzato ottenendo il segnale x(n) che è comunemente rappresentato con un codice binario. Il processo di quantizzazione consiste nell approssimare il segnale campionato con uno tra i possibili valori del convertitore (quello più prossimo al valore campionato). Naturalmente la quantizzazione porta a un errore che è dell ordine del passo di quantizzazione e cioè pari alla minima variazione del segnale di ingresso misurabile dall ADC. Ad esempio un ADC a 14 bit è in grado di rappresentare il segnale in ingresso con 2^14=16384 diversi livelli di quantizzazione. Assumendo che il valore massimo rappresentabile sia 1V si ha che il valore minimo rappresentabile è 1/2^14=61V. Figura 1.2: campionamento e quantizzazione I parametri fondamentali dei convertitori sono: 1) Il segnale analogico: viene fornita una escursione massima (o range) del segnale di ingresso, con valori tipici attorno alla decina di volt. L ingresso può essere unipolare o bipolare (cioè riferito solo a segnali positivi oppure sia a segnali positivi che negativi). 2) I dati di uscita: è un codice binario. Per segnali unipolari si usa spesso il binario puro, per segnali bipolari si usa spesso la rappresentazione in complemento a due. 3) Risoluzione: è la più piccola variazione del segnale analogico di ingresso che il convertitore è in grado di rilevare e convertire. Spesso si esprime col numero di bit del codice dei dati in uscita (ad esempio un A/D a 24 bit è in grado di rilevare oltre 16 milioni di diversi livelli del segnale. 10

11 4) Tempo di conversione: è il tempo richiesto all ADC per eseguire una conversione completa (variabile da alcuni nanosecondi ad alcuni millisecondi). 5) Precisione: è lo scarto massimo tra valore reale di tensione e valore ideale richiesto per ottenere un dato digitale in uscita. Questo parametro tiene conto dell errore di quantizzazione, del rumore, della non linearità ed è espresso in LSB. 6) Errore di linearità: dice quanto la curva interpolatrice reale della gradinata si discosta da quella ideale. 7) Errore di linearità differenziale: indica lo scostamento tra la larghezza dell i-esimo gradino ed il suo valore ideale pari a 1 LSB. 8) Errore di linearità integrale: scostamento tra il centro del gradino reale e quello ideale. 9) Errore di guadagno e di offset: il primo determina una errata pendenza della curva interpolatrice, il secondo una traslazione che determina il mancato passaggio per l origine di tale curva. 10) Impedenza di ingresso: Come dice il termine stesso si tratta dell impedenza presentata dal dispositivo di conversione al mondo esterno. La gamma di valori si estende tipicamente da 1k a 1M. 11) Coefficienti di temperatura: specificano l'instabilità dei parametri del convertitore al variare della temperatura. 11

12 Figura 1.3: curva di trasferimento ideale di un ADC (a), errore di linearità (b), errore di linearità differenziale (c), errore di guadagno e di offset (d). 12

13 1.2 PRINCIPALI TIPI DI CONVERTITORI ANALOGICO-DIGITALI Attualmente esistono diversi tipi di convertitori A/D; tuttavia è possibile raggrupparli in due grandi categorie: quelli che campionano con una frequenza prossima a quella di Nyquist (leggermente superiore al doppio della frequenza massima del segnale di ingresso) e quelli che campionano con frequenze molto maggiori a quella di Nyquist. Il segnale campionato può essere scritto nella seguente forma. Si ottiene come risultato una funzione a tempo discreto con valori non nulli e pari a x(t) per tutti i multipli del periodo di campionamento T. Dalla seconda forma appare chiaro come il campionamento produca una modulazione: il segnale x(t) è modulato con delle portanti aventi frequenza fs, 2fs, 3fs ecc. Importante aggiungere che per la conversione sono fondamentali anche un efficiente circuito di sample and hold e un filtro antialiasing in ingresso. Il circuito di sample and hold deve campionare il dato in ingresso e mantenerlo costante durante la lettura dell ADC; in caso di variazione del dato campionato durante la lettura, le prestazioni del convertitore possono venire penalizzate. Il filtro antialiasing evita che a causa di segnali in ingresso a frequenza troppo elevata gli spettri dei segnali si sovrappongano risultando poi indistinguibili, come illustrato nell immagine successiva. Grafico 1.1: rappresentazione schematica dello spettro di un segnale campionato E bene ora eseguire una analisi più dettagliata sull errore di quantizzazione per capire quale sia l entità dell errore introdotto. Supponendo di avere un convertitore con segnale massimo convertibile pari a 1V e con un numero di bit B, si ha che il minimo valore misurabile dal convertitore è pari a: 1 q = 2 B 1 Detto e(n) l errore di quantizzazione, vale la seguente relazione: 13

14 Per un generico segnale in ingresso e(n) è un valore equiprobabile compreso tra q/2 e q/2. La varianza (aspettazione del rumore) risulta quindi Supponendo che il rumore sia bianco (e quindi costante in tutto l intervallo di frequenza analizzato), si ha che il suo livello di densità di potenza è: Grafico1.2 : rumore in banda base Si descrivono ora brevemente, i convertitori A/D più conosciuti ed utilizzati e le loro caratteristiche essenziali. 1) ADC flash E molto veloce e, allo stato dell arte, può raggiungere frequenze di campionamento superiori a 10MSa/s. 14

15 La conversione viene effettuata grazie a una schiera di comparatori disposti in parallelo come di seguito illustrato. Figura 1.4: rappresentazione schematica di un ADC flash 2) ADC subranging In questo caso la conversione viene effettuata sempre con l ausilio di comparatori ma a più passi. A scapito di u n tempo di conversione un po maggiore, si ha il vantaggio di un numero minore di comparatori da usare e una risoluzione più elevata. La seguente immagine illustra come in un primo tempo vengano calcolati i bit più significativi e in seguito vengano calcolati i rimanenti bit. Figura 1.5: rappresentazione schematica di un ADC subranging 3) ADC ad approssimazioni successive E abbastanza veloce e ha una buona risoluzione. Come si vede dalla seguente immagine si tratta di un dispositivo che esegue la conversione di un bit per volta, confrontando il segnale in ingresso con un valore analogico dato da un DAC che riconverte la parte di ingresso fino a quel momento digitalizzato. Il primo bit è messo a uno o a zero a seconda che il segnale in ingresso sia maggiore o minore di metà del fondo scala. 15

16 Figura 1.6: rappresentazione schematica di un ADC ad approssimazioni successive 4) ADC ad integrazione Sono lenti ma molto precisi. Sono utilizzati negli strumenti di misura e il più comune è l ADC a doppia rampa, di seguito illustrato. Un integratore riceve sull ingresso una tensione Vin, che viene integrata per un periodo Tc fisso. In seguito la tensione all ingresso dell integratore viene portata a un valore Vref con polarità opposta dell ingresso e quindi la tensione sull integratore si scarica in un tempo Td. Ne consegue che il valore di Vin risulta pari a: Vin=Td*Vref/Tc Quindi il valore temporale Td dato dal contatore in termini di sequenza binaria, sarà proporzionale a Vin. Figura 1.7: rappresentazione schematica di un ADC a doppia rampa Grafico 1.3: ADC a doppia rampa 16

17 5) ADC sigma-delta Sono dei convertitori di concezione relativamente recente, piuttosto lenti ma molto precisi; sono i convertitori che saranno presi in considerazione in questa tesi. Si basano sul modulatore sigma-delta, di cui qui di seguito riportiamo lo schema di massima, che quantizza il segnale in ingresso con risoluzione di 1 bit tipicamente a velocità molto grande. In seguito, mediante tecniche di sovracampionamento e filtraggio, la frequenza di campionamento viene ridotta e la risoluzione aumentata. Figura 1.8: modulatore sigma-delta Figura 1.9: tipi di ADC, risoluzione e larghezza di banda 17

18 1.3 CONVERTITORI ANALOGICO-DIGITALI SIGMA-DELTA Il convertitore Sigma-Delta quantizza il segnale analogico di ingresso con bassissima risoluzione ed elevatissima frequenza di campionamento. E' costituito da un modulatore Sigma-Delta che fornisce una sequenza seriale di bit con frequenza elevatissima e di un filtro digitale che presenta in uscita dati digitali di frequenza inferiore ma con risoluzione molto più ampia. Il modulatore Σ è costituito da un anello di reazione negativa in cui sono inseriti un convertitore A/D ad 1 bit, un convertitore D/A ad un bit, un nodo sommatore ed un integratore. Funzionamento:La tensione analogica fornita dal DAC viene sottratta al segnale di ingresso V i da convertire; il risultato viene integrato e confrontato con zero, ossia convertito in un bit di valore 1 o 0. Il DAC presenta in uscita una tensione analogica corrispondente al valore di questo bit, tensione che viene nuovamente sottratta al segnale di ingresso. Queste operazioni sincronizzate da un segnale di clock, si ripetono con frequenza elevatissima f c, cosicché all'uscita dell' ADC ad 1 bit, e quindi del modulatore, si presenta una sequenza seriale di bit con cadenza f c. Il contenuto informativo sul valore di Vi è rappresentato dal duty cicle del treno di impulsi che si presenta sull'uscita del modulatore. Quindi la sequenza di bit viene trattata da un filtro passa basso digitale che calcola il valore medio su un certo numero di campioni e fornisce ad un registro di uscita, con frequenza f o <f c, dati digitali espressi in parole ad n bit. Figura 1.10: ADC sigma-delta L immagine successiva illustra 8 passi consecutivi di funzionamento di un adc sigma-delta: 18

19 19

20 Figura1.11: rappresentazione schematica del funzionamento di un ADC sigma-delta 20

21 I convertitori sigma-delta derivano da una evoluzione di un altro convertitore denominato delta. L immagine successiva illustra il procedimento per passare da un convertitore delta a uno sigma-delta. E sufficiente spostare l integratore del demodulatore all inizio del convertitore; da qui il nome sigma-delta: portare l integratore (che esegue l operazione di somma e quindi sigma) all ingresso del modulatore delta. Figura 1.12: convertitore analogico-digitale delta La seguente immagine costituisce un convertitore sigma-delta completo, ottenuto dalla precedente, semplicemente applicando le regole dell algebra degli schemi a blocchi (per spostare e compattare i due integratori in uno unico). Figura 1.13: convertitore analogico-digitale sigma-delta E importante sottolineare una differenza sostanziale relativa al funzionamento dei due convertitori: mentre nel delta la sequenza binaria in uscita è proporzionale (in termini di bit a 1 rispetto a quelli a 0) alla variazione della tensione di ingresso; nel convertitore sigma-delta la sequenza binaria in uscita è proporzionale al valore assoluto della tensione di ingresso. Ciò è facilmente comprensibile analizzando i seguenti schemi. 21

22 Grafico 1.3: sequenza dei bit in uscita da modulatore delta e sigma-delta corrispondenti al segnale Vi (1) Per dimostrare tale risultato, si è anche provveduto alla simulazione dei modulatori dei due diversi convertitori, ipotizzando di avere un segnale di ingresso sinusoidale. In appendice A è riportato il programma di simulazione realizzato in Matlab. Le seguenti immagini sono i tre grafici ottenuti eseguendo tale programma. Si nota come nel modulatore delta prevalgano i bit a 1 nel fronte di salita della sinusoide (variazione positiva), mentre prevalgano quelli a 0 nel fronte di discesa (variazione negativa). Nel modulatore sigma-delta invece il numero di bit a 1 è prevalente quando il valore della sinusoide è positivo, i bit a 0 prevalgono per i valori negativi (uscita proporzionale al valore assoluto). 22

23 Grafico 1.4: sequenza dei bit in uscita dal modulatore delta e sigma-delta ottenuta con il programma Matlab sviluppato in questa tesi e riportato in appendice (2) L uscita del modulatore sigma-delta è un flusso dati da 1-bit con una frequenza pari a quella di campionamento, che può essere dell ordine dei megahertz. Lo scopo del filtro digitale e di decimazione è quello di estrarre l informazione da questo flusso dati e ridurre la velocità dei dati. In un convertitore A/D sigma-delta, il filtro digitale esegue una media sul flusso dati, aumenta la risoluzione e rimuove il rumore di quantizzazione dalla banda d interesse. Determina quindi la larghezza di banda del segnale e il tempo di assestamento. Un tipo di filtro molto utilizzato nei convertitori sigma-delta è quello del tipo Sinc3. Il vantaggio principale di questo filtro, grazie al tipo di risposta notch, è quello di permettere d eliminare la frequenza di linea se opportunamente predisposto. La posizione notch del filtro è legata direttamente alla velocità dei dati in uscita (frequenza_notch=1/periodo della word). Dato che, Il filtro 23

24 SINC3 si assesta i tre periodi, con un notch posizionato a 60Hz si ha un tempo d assestamento di 3/60Hz = 50ms. Applicazioni che richiedono una risoluzione più bassa e un tempo d assestamento più veloce possono beneficiare della possibilità che permette di scegliere il tipo di filtro (SINC1 or SINC3). Il tempo d assestamento di un filtro SINC1 è di una word. Nel caso dell esempio precedente 1/60Hz = 16.7ms. La data rate del segnale d uscita viene quindi ridotta preservando alcuni campioni dell ingresso ed eliminando il resto. Questo processo è noto come decimazione di un fattore M (rapporto di decimazione). M può avere qualsiasi valore intero, purchè la velocità dati d uscita sia almeno il doppio della larghezza di banda del segnale. Se il segnale d ingresso è stato campionato alla frequenza fs, la velocità dei dati d uscita può essere ridotta a fs/m senza perdita d informazione. Di seguito, saranno approfonditi alcuni concetti chiave dei convertitori sigma-delta, in modo da rendere chiaro il motivo per cui sia conveniente il loro uso in applicazioni ad alta risoluzione quali quelle considerate in questa tesi.. La parte analogica del convertitore (costituita da 1 ADC a 1 bit), ha un funzionamento semplice, come si deduce dalle precedenti pagine. Più complicata è invece la parte digitale. Per comprendere tale parte, è bene avere chiari i concetti di sovracampionamento, modellazione del rumore, filtraggio digitale e decimazione SOVRACAMPIONAMENTO (oversampling) Si considera inizialmente l andamento in frequenza dello spettro di un segnale sinusoidale campionato da un ADC tradizionale. Considerando Fs la frequenza di campionamento, per il teorema di Nyquist Fs deve essere maggiore o uguale al doppio della frequenza massima del segnale di ingresso. Osservando il risultato della FFT si può vedere come sia presente un singolo tono alla frequenza della sinusoide e come sia presente il rumore di quantizzazione fino alla frequenza Fs/2. Tale rumore di quantizzazione deriva dal fatto che il segnale in ingresso all ADC è continuo, con infiniti possibili valori mentre quello in uscita è digitale, con un numero finito di stati possibili. L entità di questi errori introdotti dipende e si misura in LSB. 24

25 Grafico 1.5: rappresentazione in frequenza dello spettro di un segnale sinusoidale Come si vede dal precedente grafico, il rapporto tra segnale utile e il rumore (SNR) aumenta all aumentare del numero di bit usati dall ADC, in quanto al crescere di N il LSB assume un valore sempre più piccolo e quindi il rumore introdotto cala. La seguente immagine è relativa al caso in cui il campionamento venga eseguito con una frequenza k*fs (k è il fattore di sovracampionamento). La potenza del rumore (data dall area coperta dal rumore) è la stessa del caso precedente, come pure rimane lo stesso il rapporto segnale-rumore (usando lo stesso numero di bit N); tuttavia la gamma di frequenze su cui il rumore viene distribuito è più ampia. Ne consegue che filtrando il segnale a Fs/2, si conserva ancora il segnale utile ma la potenza del rumore cala; quindi anche il valore SNR migliora (cresce). Come illustrato di seguito, usando una frequenza di campionamento molto elevata (Fs>>fB) si vede come la potenza di rumore Nb in banda base si riduca. 25

26 Grafico 1.6: sovracampionamento Grafico 1.7: effetto del filtro digitale sul processo di campionamento e conversione Ne consegue che filtrando il segnale a Fs/2, si conserva ancora il segnale utile ma la potenza di rumore cala. A questo punto è importante capire di quanto migliora il rapporto SNR aumentando il valore di sovracampionamento k. Aumentando N di 1, il valore SNR cresce di 6dB; per aumentare la risoluzione di 1 bit il termine k deve aumentare di un fattore 4. Ad esempio volendo ottenere una risoluzione di 16 bit, si dovrebbe eseguire un sovracampionamento di 4^15, che non è fattibile. I convertitori sigma-delta sormontano tale problema grazie alla modellazione del rumore (noise shaping) che consente di ottenere un aumento di SNR maggiore a 6dB per ogni aumento di k di un fattore 4. 26

27 1.3.2 MODELLAZIONE DEL RUMORE (noise shaping) I modulatori sigma delta fino ad ora analizzati, sono provvisti di un integratore, di un sommatore di un DAC e di un comparatore, essi sono detti modulatori del primo ordine. Esistono degli ADC sigma delta con più stadi di integrazione e di somma e sono detti ADC sigma-delta di ordine due o superiore. Come spiegato, indipendentemente dal suo ordine, il modulatore fornisce in uscita una sequenza di uni e zeri in cui la densità di uni è proporzionale al segnale di ingresso. Sommando l errore di tensione, l integratore funziona da filtro passa basso per il segnale di ingresso e passa alto per il rumore di quantizzazione, che rimane sempre lo stesso ma viene spostato verso le frequenze più elevate. La spiegazione di tale comportamento è chiara analizzando il modulatore mediante gli schemi a blocchi, come di seguito riportato. Figura 1.14: funzioni di trasferimento di un convertitore sigma-delta 27

28 Grfico1.8: modellazione del rumore Applicando un filtro digitale al segnale in cui è stato eseguito il sovracampionamento e la traslazione verso le alte frequenze del rumore, la riduzione del rumore è maggiore che nel caso di segnale a cui sia stato applicato il solo processo di sovracampionamento. Grafico 1.9: filtro digitale e modellazione del rumore L entità dello spostamento del rumore di quantizzazione verso le alte frequenze, dipende dall ordine del modulatore e cioè dal numero di stadi di modulazione del primo ordine in cui il segnale viene fatto passare. Consideriamo la trasformata Z del modulatore sopra trattato. Il modulatore viene modellato nel seguente modo: l integratore viene denominato I(z), con espressione 1/(1-Z^-1); il quantizzatore come una sorgente di rumore; viene introdotto un ritardo 28

29 sulla catena di reazione (considerando che in un sistema discreto l uscita ad un certo istante non può dipendere dall uscita in quello stesso istante ma solo da quelle degli istanti di campionamento precedenti). Figura 1.15: trasformata Z del modulatore sigma-delta Vale la seguente relazione ingresso-uscita: Scrivendo l equazione in funzione di Y e sostituendo l espressione dell integratore si ottiene quindi: Si vede che l uscita corrisponde all ingresso più il rumore di quantizzazione moltiplicato per un termine che corrisponde ad un derivatore. La risposta in frequenza di un derivatore è quella di un filtro passa alto e di conseguenza il rumore di quantizzazione viene amplificato alle alte frequenze e ridotto a quelle basse. Si pensa a questo punto di processare ulteriormente il segnale secondo il seguente schema a blocchi (in cui Q1 si considera noto e alimenta un blocco modulatore analogo al primo) Figura 1.16: efftto noise shaping Si ottiene la seguente espressione ingresso-uscita: 29

30 Figura1.16: schema a blocchi di un modulatore di ordine 2 Combinando opportunamente le uscite y1 e y2, come illustrato nel precedente schema a blocchi, si può ottenere la seguente espressione: Essendo il rumore di quantizzazione moltiplicato per l espressione di un derivatore al quadrato, ne consegue che l azione di traslazione del rumore verso le frequenze più elevate sarà maggiore. E ovvio che inserendo un ulteriore blocco di modulazione l espressione del derivatore avrà come potenza 3 e così via, portando ad uno spostamento più significativo del rumore verso le alte frequenze e migliorando quindi il rapporto segnale-rumore. Dal seguente grafico si nota come per modulatori del primo ordine SNR migliora di 9 db al raddoppiare di k; per modulatori del secondo ordine SNR migliora di 15 db al raddoppiare di k; ; per modulatori del terzo ordine SNR migliora di 21 db al raddoppiare di k. 30

31 Grafico 1.10: andamento di SNR in modulatori di vario ordine Questo ultimo grafico riassume infine come si sia ottenuto una riduzione progressiva del rumore in banda base con varie tecniche: campionando con frequenze leggermente superiori a quella di Nyquist il rumore in banda base è notevole; utilizzando un sovracampionamento tale rumore si riduce considerevolmente. Infine, processando il segnale in un modulatore di ordine via via superiore, si vede come il rumore di quantizzazione diventi minimo. Grafico 1.11: confronto del rumore in banda base usando varie tecniche di campionamento 31

32 1.3.3 FILTRO DIGITALE E DI DECIMAZIONE Come spiegato, l uscita del modulatore è costituita da una sequenza di bit alla frequenza di campionamento, che è dell ordine dei megahertz. Gli scopi del filtro digitale e della decimazione sono fondamentalmente tre: 1) Quello di estrarre l informazione utile abbassando il data-rate a un valore utilizzabile. 2) Ridurre il rumore di quantizzazione che in precedenza era stato spostato verso le alte frequenze dal modulatore. 3) Evitare i problemi di aliasing facendo in modo che l abbassamento del datarate di un fattore M sia tale che il data-rate conseguente sia maggiore del doppio della banda del segnale di ingresso, in accordo con Nyquist. Quindi il filtro ha lo scopo di mediare i bit di uscita, di migliorare la risoluzione dell ADC e di eliminare il rumore di quantizzazione fuori dalla banda di interesse. Ne consegue che il filtro determina la larghezza di banda del segnale, il tempo di assestamento (settling time) e l attenuazione dei segnali fuori banda (stopband rjection). Figura1.17: schema a blocchi di ADC sigma-delta La realizzazione di questo filtro digitale e di decimazione non è affatto banale. Infatti si richiede la realizzazione di un algoritmo in grado di lavorare a frequenze molto elevate (pari a quelle dei bit in uscita dal modulatore) e in grado di eliminare in modo efficiente il rumore di quantizzazione alle alte frequenze (che è rilevante nei modulatori di ordine superiore). Il più semplice ed economico tra i filtri che possono fare ciò è il comb-filter. Il principale vantaggio è costituito dal fatto che esso non richiede un moltiplicatore, avendo già tutti i coefficienti unitari. Il comb-filter è equivalente a un filtro FIR a finestra rettangolare. Tuttavia a causa del fatto che questo filtro non è in grado di eliminare in modo efficiente i disturbi che si trovano a frequenze molto distanti dalla banda base, esso viene utilizzato assieme a degli altri filtri in cascata. Consideriamo ad esempio il seguente schema di decimazione digitale. In esso, il comb-filter è posto in cascata ad un modulatore del terzo ordine, ed è seguito a sua volta da un filtro FIR. Il comb-filter provvede alla riduzione di un fattore 16 del rate di uscita. Il filtro FIR in cascata oltre ad effettuare una ulteriore decimazione di un fattore 4, garantisce il 32

33 mantenimento di una risposta con fase lineare e un mantenimento quasi intatto dell ampiezza delle componenti interne alla banda base. Figura 1.18: demodulatore sigma-delta Un comb-filter avente lunghezza N è un filtro FIR i cui N coefficienti hanno valore unitario. Di seguito vengono riportate le espressioni di tale filtro nel dominio temporale e in quello delle trasformate Z Si nota come il filtro implementi una media mobile. Nel caso in esame si ha N=16. Il comb-filter esegue quindi una somma di 16 campioni, normalizza il risultato (è sufficiente uno shift a destra di 4) e infine esegue una decimazione considerando un solo dato ogni 16 bit. Per ottenere una eliminazione più efficace del rumore fuori banda si usano spesso delle cascate di comb-filter, come illustrato di seguito. Grafico 1.12: risposta in frequenza di comb-filter di vario ordine 33

34 La seguente immagine illustra infine l ampiezza del rumore in uscita dal convertitore. Il primo grafico illustra l andamento del rumore all uscita del modulatore, il secondo illustra il comportamento del comb-filter alle varie frequenze. Essendo i diagrammi in decibel, ne consegue che il rumore in uscita al comb-filter avrà un andamento dato dalla somma dei moduli dei due grafici precedenti, come illustrato nella terza immagine. Si nota che il rumore ha un ampiezza massima di circa -70dB e questo porta a una risoluzione di 12 bit: supponendo l ingresso sempre minore di 1V, si ha che -70dB corrispondono a 316.2V. Per una risoluzione di questo tipo sono necessari N bit di modo che 2^N=1/316.2 N=12bit Grafico 1.13: rumore in uscita dal comb-filter Consideriamo ora l inserimento di un filtro FIR in cascata al comb-filter. Questo filtro FIR, se opportunamente progettato oltre ad una ulteriore decimazione 4:1 è in grado di assicurare una compensazione sul filtro precedente in modo da rendere la sua risposta piatta in banda base (con un ripple inferiore ai ±0.001dB). Come si vede dall immagine successiva l attenuazione fuori banda è prossima ai -100dB (considerando una banda base di 50KHz). 34

35 Grafico 1.14: risposta in frequenza del filtro FIR in cascata al comb-filter L immagine successiva è relativa alla risposta totale data dalla cascata dei due filtri digitali. Grafico 1.15: risposta in frequenza della cascata di comb-filter e FIR In questo modo, l ampiezza massima del rumore in banda base è sempre inferiore ai - 100dB (valore massimo che si osserva nel grafico del rumore in corrispondenza del limite della banda passante del filtro FIR) e di conseguenza la risoluzione passa da 12 a 16 bit: 35

36 -100dB=10.0 2^N=1/10.0 N=16bit Per ottenere una risoluzione più spinta (maggiore ai 20 bit), si procede con delle ulteriori decimazioni. E bene precisare, come già accennato in precedenza, che non è necessaria una decimazione particolarmente spinta per aumentare la risoluzione. Mentre il sovracampionamento puro produce un miglioramento di N bit per un fattore 4^N di sovracampionamento (con successiva decimazione di un fattore 4^N); oppure, in altri termini, il sovracampionamento di un fattore 2 migliora il rapporto SNR di 3B; grazie al noise shaping il miglioramento che si ottiene richiede delle decimazioni molto minori. Considerando il sovracampionamento puro, ad esempio, per passare dai 16 bit di risoluzione attuale a 20, sarebbe necessaria una decimazione 256:1 Per aumentare la risoluzione di 4 bit, è necessario un miglioramento del SNR di circa 24dB 24=10log(x) x=10^2.4=251=2^8= fattore di sovracampionamento e conseguente decimazione. Il data-rate passa da 100KHz a 100K/256=400Hz. Grazie al noise shaping, con un modulatore del primo ordine la risoluzione può essere portata a 20 bit con una semplice ed ulteriore decimazione 8:1 (quindi il rapporto SNR migliora di 9dB per un fattore di sovracampionamento di 2). Il data-rate passa da 100KHz a 100K/8=12.5KHz. Un tipo di filtro comunemente usato è il sinc3. Tale filtro ha il vantaggio di aver una risposta di tipo notch e quindi la possibilità di eliminare i disturbi provenienti dalla rete fissando appunto la posizione del notch alla tensione di rete. Il tempo di assestamento è di tre volte l inverso della posizione in frequenza del notch. Considerando ad esempio un sinc3 con notch sui 50Hz, si ha che il tempo di assestamento è pari a 3*(1/50)=60msec. Grafico 1.16: filtro sinc3, risposta in frequenza e espressione analitica (D=fattore di decimazione, si vede che è costituito dalla cascata di tre filtri sinc) 36

37 Nella seguente immagine è riportato un esempio molto semplice di decimazione. L uscita del modulatore sigma-delta è una sequenza unica di bit; il decimatore è 16:1 con un ADC a 4 bit. Ogni 16 bit viene eseguita una media (come rapporto tra il numero di bit a 1 e il numero totale di bit, cioè 16) e rappresentato in binario il valore mediato. Essendo in questo caso la rappresentazione a 4 bit si ha che il valore binario di uscita corrisponde con il numero di bit a 1 nella sequenza di ingresso. Si nota come il processo abbia generato un abbassamento del data-rate, portandolo ad un valore ragionevole e come la risoluzione sia aumentata (da 1 a 4 bit). Figura 1.19: decimazione 37

38 1.3.4 VANTAGGI E SVANTAGGI DEI CONVERTITORI SIGMA-DELTA Il prezzo da pagare per l alta risoluzione ottenibile negli ADC sigma-delta, è l alta velocità di sovracampionamento a cui deve lavorare anche tutto l hardware, che è molto maggiore della frequenza dei segnali di ingresso. Per questo motivo tali convertitori vengono spesso utilizzati solo in applicazioni di alta risoluzione e con segnali aventi banda più piccola possibile (altrimenti Fs sarebbe veramente troppo elevata). Esiste una grande latenza (oggi in parte ridotta) tra l avvio del ciclo di campionamento e l arrivo in uscita del primo valore. Anche durante il funzionamento a regime, tra l uscita digitale e i corrispondenti istanti di campionamento esiste un rilevante ritardo. Nonostante questi limiti, gli ADC sigma-delta hanno anche molti vantaggi rispetto ad altre tecnologie. Il convertitore è integrato in un unico chip e gran parte di esso è digitale e quindi con prestazioni scarsamente influenzate da tempo e temperatura. Inoltre il costo di implementazione è basso e in costante calo. Non esiste la necessità di circuiti di sample and hold esterni e l esigenza di filtri antialiasing è minima (spesso sono sufficienti dei circuiti RC). Il valore di SNR è molto alto e il livello del rumore che determina SNR è indipendente dall ampiezza del segnale di ingresso. Infine i convertitori A/D sigma delta sono altamente lineari ed in generale presentano solo una lieve non linearità differenziale. 1.4 INGRESSI SINGLE-ENDED E INGRESSI DIFFERENZIALI E bene precisare a questo punto ancora un aspetto sugli ADC sigma-delta, che può ritenersi però valido in genere per ogni altro convertitore: la modalità di acquisizione del segnale in ingresso. Spesso il segnale può essere acquisito in due diverse modalità, di seguito descritte. Ingressi single-ended. Generalmente sono sufficienti per molte applicazioni. In questo caso tutti i segnali di ingresso sono riferiti ad un segnale di massa comune. La presenza di offset o di rumore lungo il percorso dei segnali provoca una diminuzione del dinamic range e del segnale di ingresso. L immagine successiva mostra un ingresso single-ended per un ADC. Durante la fase di campionamento (sample) lo switch è chiuso e il segnale di ingresso carica il condensatore C. Durante la fase di mantenimento (hold) lo switch è aperto e l ADC converte in digitale il valore di tensione presente su C. 38

39 Figura 1.20: ingressi single-ended Ingressi differenziali. Come mostra la seguente immagine, utilizzando ingressi differenziali, si ha che anziché un unico circuito di campionamento RC, ne esistono due. Durante la fase di campionamento Cs+ e Cs- si caricano ad una tensioni pari a (VAIN+)+VDD/2 e (VAIN-)+VDD/2 rispettivamente. In questo modo, connettendo assieme Cs+ e Csdurante la fase di mantenimento, all ingresso dell ADC è presente una tensione pari alla differenza tra AIN+ e AIN-. Questa misura differenziale assicura una eliminazione molto migliore di eventuali offset e rumore, rispetto al caso single-ended. Quindi il dinamic range e SNR migliorano. Figura 1.21: ingressi differenziali 39

40 2. CONVERTITORI MSC1211Y5 E CDB5534 In questo capitolo verranno presentati in modo dettagliato i due principali convertitori presi in analisi durante lo svolgimento di questa tesi. 2.1 SCHEDINA MSC1211Y5 Il convertitore della Texas Instruements viene fornito già montato su una schedina di valutazione MSC1211Y5 che integra oltre all ADC a 24 bit anche un microcontrollore La seguente immagine rappresenta mediante schema a blocchi il chip sopra citato. Figura 2.1: architettura del convertitore msc1211y5 Si vede come all interno del chip siano presenti sulla sinistra i blocchi componenti l ADC e sulla destra quelli costituenti il microcontrollore. L ADC accetta in ingresso 8 canali (sia in modalità sngle-ended che differenziale). Tali canali, grazie alla presenza di un multiplexer, vengono passati all ADC. E presente anche un blocco Temperature sensor, che fa capire come questo dispositivo oltre a valori di tensione sia in grado anche di misurare valori di temperatura. Una volta scelto il canale di ingresso, il relativo segnale arriva al blocco buffer. Il passaggio del segnale attraverso il buffer è facoltativo, dipende dall operatore esterno (il buffer serve a disaccoppiare i circuiti che si trovano a monte e a valle di lui). Il blocco PGA, serve ad amplificare (di un valore impostabile dall esterno) il segnale di ingresso. In seguito il segnale passa al modulatore sigma-delta ed al filtro digitale, avente le funzioni spiegate nel capitolo 40

41 precedente. All uscita del filtro il segnale di ingresso è ormai diventato una sequenza binaria di 24 bit e viene memorizzato ed elaborato dal microcontrollore. Sul lato destro del chip si osservano appunto i principali blocchi del microcontrollore, costituiti da blocchi di memoria interna flash e SRAM, da un registro accumulatore a 32 bit, da un registro speciale (SFR) e da varie porte di comunicazione. Si nota anche come le alimentazioni digitali e quelle analogiche siano indipendenti. Saranno analizzati ore in dettaglio i vari blocchi presentati. Figura 2.2: piedinatura del convertitore msc1211y CONVERTITORE ADC SIGMA-DELTA A 24 BIT La seguente immagine riporta i blocchi di interesse. Come già detto esistono varie configurazioni possibili di funzionamento (buffer on oppure buffer off, unipolare o bipolare ecc.). Tali configurazioni sono determinate dai valori impostati dall utente nell SFR 41

42 Accanto a ogni blocco della seguente immagine è presente il codice esadecimale da impostare nell SFR per ottenere una determinata modalità di funzionamento. Figura 2.3: schema a blocchi del convertitore msc1211y5 MULTIPLEXER DI INGRESSO Esso provvede a far entrare nell ADC il segnale desiderato. Può essere scelto come ingresso differenziale positivo un qualsiasi canale e come ingresso differenziale negativo un qualsiasi altro; in questo modo si ottengono 8 possibili combinazioni di canali differenziali. Spesso saranno comunque presi come segnale positivo uno dei canali da AIN0 a AIN7 e come negativo AINCOM. SENSORE DI TEMPERATURA Impostando la modalità DIODE (corrispondente a imporre FFh all indirizzo D7h del SFR), il dispositivo è impostato per il rilevamento della temperatura. BURNOUT DETECT (RILEVATORE DI INTERRUZIONE PER CORTOCIRCUITO) 42

43 Abilitando il relativo bit, si impone il passaggio di una corrente di circa 2A sia sull ingresso positivo che su quello negativo. Tale modalità di funzionamento è permessa solo nel caso di buffer abilitato e permette di effettuare la conversione nei casi limite di circuito aperto e cortocircuito. BUFFER DI INGRESSO Abilitando il buffer, l impedenza di ingresso vista dal segnale è sempre alta, indipendentemente dal valore di guadagno impostato sul PGA. Questo è un vantaggio in quanto si ha il disaccoppiamento tra circuito a monte e a valle del buffer. Lo svantaggio consiste in una lieve diminuzione del range per il segnale di ingresso e, dal lato analogico, in un aumento nel consumo. Figura 2.4: buffer di ingresso INGRESSO ANALOGICO DELL ADC Quando il buffer di ingresso non è selezionato, la impedenza di ingresso analogico ha una impedenza variabile in funzione della Fclock e del PGA. In generale valgono le seguenti relazioni: 43

44 Tale formula deve essere applicata al caso in esame. La seguente immagine schematizza il circuito di ingresso del convertitore. f MOD = f CLK /( ACLK+1) 64 Figura 2.5: circuito di campionamento Dove Fosc è la frequenza di oscillazione generale (come indicato nella figura della generazione dei clock) e ACLK è un valore variabile tra 0 e 127, dipendente dall impostazione del relativo registro situato nello SFR. Considerando il fatto che per la maggior parte dei valori di PGA è possibile scrivere che fsamp=fmod*(pga/4) e Cs=36pF, l espressione dell impedenza di ingresso diventa: Ain _ impedance = f 1 1 = * Cs 4 fclk /( ACLK + 1) * * PGA 64 sample 36 p 44

45 1 1 4*64 Ain_ impedance= = * * PGA fclk /( ACLK+ 1) PGA 36p*1M f * *36p 4 64 CLK 1M /( ACLK+ 1) PGA Il PGA può assumere i seguenti valori: 1, 2, 4, 8, 16, 32, 64, 128. All aumentare del PGA, la risoluzione aumenta ma il range del segnale diminuisce: per PGA=1 lo span (escursione del segnale) è di 2.5V con risoluzione effettiva di 1.5V; per PGA=128 lo span è di 19mV con risoluzione effettiva di 75nV. Al crescere del PGA cala l impedenza di ingresso. Risoluzione effettiva = span/2^n Dove n è il numero di bit validi (ENOB), cioè i bit stabili, non affetti da rumore nella misura. Come si osserva dalla seguente tabella l ENOB cala al crescere del PGA, in quanto l amplificazione del segnale introduce anche una amplificazione del rumore. FSR=full-scale range Tabella 2.1: ENOB e rumore in ingresso al convertitore Anche i seguenti grafici, evidenziano come il numero di bit effettivi del convertitore aumenti al diminuire del PGA impostato. Questi grafici mostrano anche come l ENOB vari in funzione di altri parametri impostati. Si può dire innanzitutto che in generale l ENOB aumenta al diminuire del data-rate di uscita, all aumentare del decimation-ratio e all aumentare della frequenza di modulazione fmod (che è proporzionale alla frequenza di campionamento dell ingresso fsample). 45

46 Questi tre elementi (data-rate, decimation-ratio e fmod) sono tra loro dipendenti e legati dalle seguenti equazioni. Per ridurre il data-rate, secondo la terza equazione, bisognerebbe usare un alto valore di Decimation e uno basso di fmod. Tuttavia si deve cercare di mantenere fmod comunque alta, altrimenti l ENOB diminuirebbe. Per ottenere un buon ENOB, è quindi necessario utilizzare un alto valore di fmod (mantenendo basso ACLK) e un alto valore di Decimation. E utile spiegare a questo punto il motivo per cui l ENOB aumenta all aumentare di fmod e al diminuire del data-rate. Utilizzando una grande fmod, la tensione in ingresso viene campionata con una conseguente elevata fsamp e quindi l informazione in uscita dal modulatore è contenuta in un numero più elevato di bit e risulta più precisa. Se si impone un basso rate di uscita, il convertitore impiega un tempo minimo all elaborazione del dato da fornire in uscita; in caso contrario il tempo impiegato aumenta a discapito di quello necessario per una lettura migliore dell ingresso; inoltre l uscita deriva da una media fatta su un numero di bit minori provenienti dal modulatore (ed è quindi meno precisa). 46

47 Grafico 2.1: Variazione dell ENOB in funzione di data-rate, decimation ratio e fmod RANGE In una configurazione tipica, in cui il segnale viene applicato ad AIN+ e AIN-, ogni ingresso del convertitore può assumere qualsiasi valore tra AGND-0.5 e AVdd+0.5. L ADC misura la differenza tra i due pin selezionati e da in uscita la differenza di tensione tra questi due piedini. La massima differenza misurabile è detta VFS (full scale voltage). L uscita può essere unipolare o bipolare. In modalità unipolare, l ingresso Vin+ deve essere un valore compreso tra 0 e Vref, (refin+-refin-) e maggiore di Vin- (assumendo Vin+ e Vin- entrambi compresi tra AGND e AVdd). In modalità bipolare, AIN+ può essere indifferentemente maggiore o minore di AIN-. Ne consegue che in modalità unipolare il convertitore darà come uscita un valore compreso tra 0 e Vref; in modalità bipolare un valore compreso tra Vref e +Vref. MISURA DI TENSIONI OLTRE IL RANGE COMUNE Pur essendo il valore massimo di tensione di riferimento interna pari a 2.5V, è possibile effettuare delle misure single-ended nell intervallo 0-5V. Il convertitore va impostato come illustrato nella seguente immagine. Al piedino AIN+ sarà possibile assegnare sempre un valore di tensione compreso tra 0 e 5V rispetto ad AGND. Grazie al collegamento di AIN- alla tensione di VREF (2.5V), la differenza tra AIN+ e AIN- sarà quindi sempre compresa tra +2.5V e - 47

48 2.5V. Per AIN+=5V l uscita sarà pari a 2.5V (5-2.5); per AIN+=0V l uscita sarà pari a -2.5 (0-2.5). Sommando 2.5 ad ogni uscita si ottiene qualsiasi valore compreso tra 0 e 5V. Misura di 0-5v in sigle ended: Figura 2.6: configurazione per misura di tensioni oltre il range tipico 0-5V OFFSET DEL DAC Esiste la possibilità (nel modo di funzionamento bipolare), di fornire un offset al segnale in uscita al PGA. Tale offset è analogico e può arrivare al massimo a metà del range dei segnali in ingresso al PGA. L offset è determinato dal registro di 8 bit ODAC dello SFR. Il bit più significativo determina il segno (+ o -) dell offset e i rimanenti 7 l entità della traslazione. Il range di ingresso dell ADC non viene ridotto a causa di tale offset, dato che l offset introdotto non è digitale ma analogico (cioè il range del segnale è sempre compreso tra +2.5V e -2.5V. Dando ad esempio un offset di -1V, si può applicare qualsiasi Ving tale da avere una uscita compresa tra +2.5V e -2.5V, nell esempio in esame Ving può essere compresa tra 3.5V e -1.5V). MODULATORE DELL ADC E costituito da un sistema a singolo loop del secondo ordine. Esso opera alla frequenza Fmod (derivata da Fclk); il rate di uscita dei dati è: dove 48

49 dove ACLK è un valore settato nel registro SFR F6h, mentre Decimation ratio viene fissato nei registri ADCON2 e ADCON3, facenti sempre parte dell SFR. CALIBRAZIONE DELL ADC Gli errori di offset o di guadagno possono essere ridotti mediante calibrazione dell MSC1211 oppure dell intero sistema. Tale procedura è controllabile tramite il registro ADCON1 dell SFR. La calibrazione completa richiede 14*t_data periodi. Come si vede dalla seguente tabella, esistono vari metodi di calibrazione: 4 tipi di auto-calibrazione e 2 tipi di calibrazione dell intero sistema. Tabella 2.2: tipi di calibrazione Per calibrazioni dell intero sistema, è richiesto un segnale in ingresso: di valore nullo per offset calibration, in base al quale l MSC1211 provvederà a trovare l offset di correzione; positivo e pari al valore di fondo-scala per gain calibration. Naturalmente valori di offset del DAC influiranno sulla calibrazione. La calibrazione è eseguita sull ingresso selezionato in quel momento nel convertitore e i risultati di tale operazione sono salvati nei due registri di offset e guadagno presenti nel convertitore. FILTRO DIGITALE DELL ADC In questo caso esiste la possibilità di impostare un filtro a scelta tra fast, sinc2 e sin3. Il seguente grafico illustra le risposte in frequenza dei vari filtri. 49

50 Grafico 2.2: risposta in frequenza dei filtri sinc2, sinc3 e fast Oltre alla scelta di uno tra questi tre filtri, esiste la possibilità di utilizzare la modalità di funzionamento Auto-mode, che provvede a delle acquisizioni successive con vari tipi di filtro (immagine successiva), in modo da migliorare le prestazioni del dispositivo: mentre col filtro fast si ottiene una risposta rapida, col sinc3 si ottiene una risposta caratterizzata da una buona attenuazione del rumore; l unione di queste acquisizioni migliora le prestazioni. Figura 2.7: tipi di filtri digitali 50

51 TENSIONE DI RIFERIMENTO Può venire utilizzato sia un riferimento di tensione interno che esterno; la scelta si effettua settando opportunamente i bit del registro ADCON0 dell SFR. Il riferimento interno prevede a sua volta la possibilità di utilizzare due valori di VREF (1.25V oppure 2.5V, la configurazione predefinita è di 2.5V per riferimento interno (default)). La tensione analogica AVdd deve essere compresa nel range 2.7V- 5.5V. In questa configurazione AGND e REFIN- devono essere connessi assieme ed è consigliato l inserimento di un condensatore di 0.1F tra il piedino REFOUT/REFIN+ e quello di AGND. In caso di riferimento esterno, è importante osservare che l assorbimento di corrente aumenta con elevati valori di PGA e frequenza di modulazione. DAC Esiste la possibilità di utilizzare anche un DAC a 16 bit, in cui la tensione in uscita è pari a: E costituito essenzialmente da una stringa di resistenze di valore R che determinano la tensione di uscita in base al codice binario di ingresso. RILEVATORE DI ABBASSAMENTO DI TENSIONE L MSC1211 contiene un rilevatore di abbassamento della tensione di alimentazione che genera un interrupt ogni qual volta si ha una diminuzione di tensione di alimentazione della sezione analogica o digitale. La soglia al di sotto della quale viene scatenato l interrupt, varia a seconda del valore impostato nel registro AVDCON dello SFR RESET Il dispositivo può essere resettato dalle seguenti sorgenti: 51

52 Il reset esterno avviene tenendo per due periodi di orologio il pin RST a livello alto, seguito da due periodi di mantenimento a livello basso. Il reset di tipo software avviene settando in modo opportuno i bit del registro SRTST dello SFR. Il watchdog timer reset avviene attraverso il settaggio dei bit dei registri HCR0 e WDTCON, sempre facenti parte dello SFR. Il brownout reset è abilitato attraverso il settaggio di HCR1. I primi tre tipi di resettaggio richiedono 2^17 cicli di clock per essere completati; l ultimo solo 2^15. POWER ON RESET Il circuito di power on reset (POR) presente sul chip rilascia il dispositivo dalla condizione di reset quando DVdd=2V. L esecuzione del POR avviene quando l alimentazione scende sotto il valore di 1V per almeno 200msec. Se l alimentazione scende sotto il volt per un tempo inferiore ai 200msec possono verificarsi delle operazioni inattese. Se il brownout reset è on allora il POR non ha effetto. IDLE MODE E STOP MODE La modalità idle (ottenuta dall opportuno settaggio dei bit del PCON), provvede all arresto di CPU, timer0, timer1 e USART (porta) ma tutte le altre periferiche e i vari pin rimangono attivi. Il dispositivo può essere riportato al funzionamento normale con un interrup interno o esterno. Questa modalità di funzionamento viene spesso attivata tra un campionamento dell ADC e il successivo per ridurre il consumo di potenza. La modalità stop (ottenuta sempre dall opportuno settaggio dei bit del PCON), una volta attivata blocca tutti i clock interni. In questa configurazione si ha il minimo consumo di potenza e tutti i pin mantengono il loro valore. CONSIDERAZIONI SUL RISPARMIO DEI CONSUMI Per un consumo minore possibile si deve: 1) Usare la minima alimentazione e frequenza di clock consentite per l applicazione in esame. 52

53 2) Quando possibile usare le modalità di funzionamento IDLE. 3) Spegnere le periferiche quando non sono necessarie. CIRCUITO GENERATORE DI TIMER E CLOCK La seguente immagine riporta in modo dettagliato la modalità di generazione di tutti i clock e i timer utilizzati dall MSC1211, discussi nei precedenti paragrafi. Figura 2.8: rete di generazione dei segnali di controllo della schedina 53

54 2.1.2 MICROCONTROLLORE 8051 MAPPATURA DELLA MEMORIA L MSC1211 contiene al suo interno i seguenti tipi di memoria: 1) Il registro SFR. 2) La memory flash. 3) La scratchpad SRAM memory. 4) La boot ROM. 5) La SRAM Il registro SFR (special function register) è utilizzato per il controllo delle applicazioni e delle periferiche gestite dal microcontrollore La memoria flash è usata sia come memoria dati che memoria programmi. L utente ha la possibilità di partizionare la memoria in una zona dati e in una programmi. Ciò viene fatto attraverso il settaggio hardware degli opportuni bit La memoria è cancellabile e scrivibile in modalità UAM (user application mode). Esiste poi una protezione, attivabile attraverso configurazione hardware, che assicura l impossibilità di cancellare e scrivere 4KB di memoria flash o l intero spazio di flash assegnata alla programmazione. L MSC1211 contiene anche 1KB di SRAM allocata all inizio oppure a partire dall indirizzo 8400h. Come si vede dalla seguente immagine, oltre alla memoria on chip, esiste anche una memoria esterna, o meglio due memorie esterne: una per i dati e una per i programmi. Dall immagine appare chiaro come on chip ci sia 1KB di SRAM per i dati e uno spazio variabile per i programmi (da un minimo di 4KB per MSC1211Y2 a un massimo di 32KB per MSC1211Y5, che è il caso in esame). Esternamente sono disponibili invece altri 64KB di memoria per programmi (flash/rom) o 64KB di memoria per dati (flash/ram). I segmenti di memoria programmi e memoria dati possono sovrapporsi dato che hanno una diversa modalità di indirizzamento. Il fetch della memoria con programmi è eseguito automaticamente da parte del microcontrollore. Per leggere esplicitamente la regione con programmi si usa l istruzione MOVC (istruzione usata ad esempio nella lettura di lookup tables). L accesso alla memoria dati avviene invece attraverso l istruzione MOVX; l indirizzo può essere specificato in diversi modi. La gamma di indirizzi e di dati relativi alla regione on chip si sovrappone ai 64KB della memoria esterna. Questo si risolve col fatto che quando la memoria on chip è abilitata, il dispositivo accede alla memoria interna. L accesso alla memoria oltre la gamma degli indirizzi interni (cioè all esterna) avviene attraverso le porte 0 e 2. 54

55 Figura 2.9: architettura della memoria Il partizionamento della memoria e la sua configurazione in generale, avviene attraverso il settaggio dei bit di due registri: HCR0 E HCR1; essi sono programmabili solo durante il flash memory programming mode. La seguente tabella illustra come può essere partizionata la memoria per i vari tipi di MSC (normalmente è tutta usata per il salvataggio dei programmi). Tabella 2.3: partizione della memoria flash 55

56 E importante notare come la memoria flash, sia quella dati che quella programmi, sia leggibile e scrivibile dall utente attraverso l istruzione MOVX. Questa possibilità porta a una grande flessibilità: impostando tutta la memoria in modalità memoria dati, essa può essere usata tutta come memoria dati. Tuttavia un utilizzo di questo tipo non è consigliato in quanto potrebbe portare a dei comportamenti errati da parte del PC. A questo proposito la possibilità di lettura e scrittura della memoria possono anche essere eliminati disabilitando gli opportuni bit di HCR0. MEMORIA DATI Oltre ai 64KB di memoria dati esterna, l MSC rende disponibili altri 256 bytes di memoria Scratchpad on-chip. L istruzione MOVX è usata per accedere alla memoria SRAM on-chip formata da ulteriori 1024 bytes. I valori del bus dati non compaiono sulla porta 0 durante l accesso alla memoria interna. Per scrivere sulla memoria flash viene usata l istruzione MOVX; per essere scritta la flash deve prima essere cancellata. CONFIGURATION MEMORY L MSC configuration memory è una parte di memoria molto importante, contenente anche i registri HCR0 ehcr1, fatta da 128 bytes, come illustrato nella seguente immagine. In modalità UAM tutta la configurazione di memoria è leggibile usando la faddr_data_read Boot ROM routine, CADDR e CDATA; non esiste la possibilità di scrittura. In qualsiasi modalità di programmazione (FPM seriale o parallela), tutta la memoria di configurazione è leggibile e gran parte è anche scrivibile. Da notare poi come per l indirizzamento della memoria di configurazione siano necessari 16 bit in caso di FPM e solo 8 in caso di UAM. Figura 2.10: configuration memory 56

57 REGISTER MAP E una zona di memoria completamente separata dalla memoria dati o programmi. Ci sono 256 potenziali locazioni per registri, accessibili con opportune istruzioni. In pratica l MSC ha 256 bytes di scratchpad RAM di cui i primi 128 bytes sono accessibili in modo diretto (allocando delle variabili) e gli altri 128 bytes sono accessibili in modo indiretto (usando il nome di uno dei registri) e costituiscono lo SFR. Figura 2.11: register map La scratchpad RAM è disponibile per il salvataggio generico di dati. E spesso usata in sostituzione alla RAM esterna quando i dati sono di dimensioni ridotte. Accesso ai bit In aggiunta alla modalità di funzionamento con accesso ai vari registri esiste la possibilità di accesso ai singoli bit per le locazioni di memoria comprese tra 20h e 2Fh. La modalità di accesso a registro e quella di acceso ai singoli bit si diversificano attraverso il tipo di istruzione utilizzata. Registri di lavoro La prima parte della RAM contiene 4 banchi di registri di lavoro. Essi sono delle locazioni di memoria generiche indirizzabili in un modo particolare. Essi sono numerati da R0 a R7. L accesso ai banchi avviene attraverso il registro PSW situato nello SFR. I registi R0 e R1 permettono di utilizzare il loro contenuto per effettuare un indirizzamento indiretto dei 128 bytes superiori della scratchpad. 57

58 Figura 2.12: scratchpad ram STACK POINTER La scratchpad può essere utilizzata anche per eseguire una programmazione dello Stack Pointer. L area riservata a tale programmazione è accessibile a partire dal registro SP allocato nello SFR. All arrivo di un interrup o di una call, l indirizzo di ritorno viene salvato nello stack. Dopo un reset lo stack assume il valore 7Fh; l utente è poi libero di cambiare tale valore. 58

59 MEMORIA PROGRAMMI Dopo un reset, la CPU inizia la lettura della memoria a partire dall indirizzo 0000h. Tale lettura sarà relativa alla memoria interna se il valore di EA è alto ( EA =DVdd); altrimenti la lettura sarà relativa alla memoria esterna ( EA =DGND). ACCESSO ALLA MEMORIA ESTERNA Usando la memoria esterna le porte 0 e 2 devono essere configurate come linee dati e indirizzi. In caso contrario le porte 0 e 2 possono essere configurate come linee di I/O generiche attraverso HCR0 e HCR1. Volendo impostare le porte 0 e 2 come linee dati e indirizzi si devono porre i due bit meno significativi di HCR1 a 0. Fatto ciò, l accesso alla memoria esterna o interna sarà visibile attraverso le suddette porte. Durante lo scambio dati, la porta 0 sarà mantenuta a livello basso per questioni di sicurezza (sono necessari 16 bit di indirizzo e solo 8 di dati). L accesso alla memoria esterna può essere di tipo dati oppure di tipo programmi. L acceso alla memoria programmi avviene usando il segnale PSEN, quello alla memoria dati utilizzando i segnali RD o WR. Esiste anche la possibilità di combinare l utilizzo della memoria esterna dati o programmi. In genere esistono due casi per un accesso alla memoria programmi esterna: 1) EA =DGND. 2) Il contenuto del PC è maggiore allo spazio di indirizzamento della memoria interna. Selezionando porta 0 e porta 2 per memoria esterna, ne consegue che tutti i bit di queste due porte non possono più essere utilizzate per funzioni generiche di I/O. POROGRAMMAZIONE DELLA MEMORIA FLASH Esistono quattro sezioni della memoria flash da programmare. 59

60 BOOT ROM Esistono 2KB di boot ROM per il controllo delle operazioni durante la programmazione in seriale o in parallelo. Previa opportuna abilitazione, l accesso alle routines del boot ROM è permesso durante l user mode. Le routines sono allocate tra F800h e FFFFh nell user mode; nei primi 2KB di memoria di programma nel program mode. PROGRAMMAZIONE DELLA FLASH Come già citato in precedenza, esistono due metodi di programmazione: parallelo e seriale. La distinzione tra queste due modalità dipende dal valore dei pin PSEN e ALE. Importante sottolineare che la modalità usata prevalentemente utilizzata nel caso di schedine fornite di circuiti integrati e collegate al PC è quella seriale. La modalità parallela è più frequente nei casi di prima programmazione di circuiti integrati che saranno in seguito montati su schedina. La modalità seriale è attivata con ALE=1 e PSEN =0. La modalità parallelo è attivata con ALE=0 e PSEN =1. Se entrambi i piedini sono alti il dispositivo lavora in modalità UAM. Se entrambi i piedini sono bassi la modalità di funzionamento è indefinita. La modalità programmazione è terminata con un reset e la modalità normale selezionata. La seguente immagine illustra le modalità di programmazione seriale e parallela. La programmazione seriale avviene attraverso la porta USART0. Figura 2.13: programmazione parallela 60

61 Figura 2.14: programmazione seriale INTERRUPTS L MSC ha tre sistemi di priorità di interrupt. Come illustrato nella seguente tabella ogni sorgente di interrupt ha una priorità indipendente, bit e flag. Tutti gli interrupts possono essere abilitati o disabilitati. La struttura è compatibile con la famiglia

62 Tabella 2.4: elenco degli interrupts 62

63 A questo punto, vengono riportati in modo dettagliato i registri HCR0 e HCR1, frequentemente citati in precedenza e fondamentali nella configurazione hardware della memoria, delle porte di comunicazione, delle alimentazioni e dei vari tipi di resettaggio. Si ricorda che tali registri costituiscono la parte più importante dei 128 bytes della configuration memory. 63

64 I 128 registri dello SFR e le funzioni dettagliate dei relativi bit sono riportati nei data sheet e non di seguito per motivi di spazio. In ultimo viene riportato uno schema circuitale di tutta la schedina MSC1211, che illustra in dettaglio i collegamenti tra i vari blocchi precedentemente citati e le porte di comunicazione con il mondo esterno. 64

65 Figura 2.15: circuito dell intera schedina msc1211y5 65

66 2.2 SCHEDINA CDB5534 La schedina in esame contiene al suo interno un convertitore sigma-delta a 24 bit e un microcontrollore Questi due componenti sono separati, non integrati su un unico chip come nel caso precedente. Avendo già discusso in precedenza il funzionamento del microcontrollore, si presenta in questo capitolo solo il convertitore. L immagine successiva è una rappresentazione mediante schema a blocchi del convertitore usato: il CS5534. Figura 2.16: architettura del convertitore CDB5534 Si nota subito la struttura generale di un convertitore sigma delta. L ingresso, composto da 4 canali differenziali è multiplexato (i canali sono indicati sia in lettere che in numeri: canale 1 o D, canale 2 o C, canale 3 o B, canale 4 o A). All uscita del multiplexer il segnale passa attraverso un PGIA (programmable gain instrumentation amplifier) e quindi nel modulatore. In seguito i dati vengono filtrati e possono essere trasmessi mediante interfaccia seriale. Sono presenti anche un blocco per la generazione dei clock, un latch e un blocco per il controllo e la calibrazione. L ADC è realizzato per la misura di piccoli valori di tensione, sia unipolari che bipolari. Il PGIA ha un guadagno selezionabile (1, 2, 4, 8, 16, 32, 64) ed è realizzato in modo da ridurre al minimo l amplificazione del rumore. Il modulatore è molto efficiente, essendo del quarto ordine. L uscita del filtro digitale fornisce 20 possibili data rate (da 6.5 sample per second a 3840 sample per second). La seguente immagine illustra invece in modo dettagliato la piedinatura del convertitore in esame. 66

67 Figura 2.17: piedinatura del convertitore msc1211y5 INGRESSO ANALOGICO La seguente immagine è una rappresentazione più dettagliata di alcuni dei blocchi precedentemente citati. L ingresso multiplexato, passa ad un buffer di ingresso nel caso di guadagno unitario; passa attraverso un amplificatore da strumentazione quando il guadagno impostato è maggiore all unità. Figura 2.18: schema a blocchi del convertitore msc1211y5 Per effettuare una misura rail to rail signal (misure comprese cioè tra un valore minimo e uno massimo), attivando il buffer per guadagno unitario, la corrente di ingresso (dovuta al campionamento) è dell ordine dei 50nA; usando l amplificatore da strumentazione, tale corrente è di circa 1.2nA (per temperature di impiego comprese tra -40 C e +85 C). La seguente immagine rappresenta dei modelli relativi al buffer di ingresso e all amplificatore da strumentazione di ingresso per il calcolo della corrente dinamica di ingresso. 67

68 MCLK=master clock frequency (compresa tra 1MHZ e 5MHz e tipicamente di MHZ) Figura 2.19: circuito di ingresso Escursione del segnale di ingresso Il massimo segnale che il convertitore può digitalizzare in ingresso è una funzione del guadagno impostato e della tensione di riferimento scelta. Lo span in ingresso è dato dalla formula: Dove G è il guadagno scelto e A è un valore pari a 1 o a 2, a seconda del valore impostato in un certo registro di controllo, dipendente dal valore di VREF: VRS=1 A=1 VRS=0A=2 Il circuito RC posto dopo l amplificatore di ingresso, costituisce un polo che può degradare le prestazioni del convertitore. Per questo motivo, è raccomandato l inserimento di un condensatore da 22nF all ingresso. Offset DAC A differenza del convertitore MSC, in questo caso non è prevista la possibilità di inserire un offset. Tuttavia attraverso la manipolazione del valore dell offset register si può ottenere un effetto comparabile con quello che si otterrebbe con la presenza di un offset DAC. 68

69 STRUTTURA DEI REGISTRI E MODALITA OPERATIVE DELL ADC Questo ADC, come già citato è provvisto di un controllore on chip che comprende un certo numero di registri direttamente accessibili. Come illustrato nella seguente immagine, i registri sono utilizzati per settare l offset, il guadagno e le modalità operative in genere. Esistono, per ognuno dei 4 canali in ingresso, un registro per l offset e uno per il guadagno. Tali registri sono formati da 32 bit ciascuno; possono essere tutti letti e modificati dall utente. Il registro channel setup, composto sempre da 32 bit è invece unico. Attraverso tale registro, vengono definite delle impostazioni generali, quali il resettaggio, il valore della VREF, l utilizzo del latch ecc. Ogni canale è poi provvisto di un channel setup register (sempre di 32 bit). Attraverso questi registri, si possono definire diverse modalità di acquisizione: definire un canale, scegliere la velocità di acquisizione, il valore del guadagno ecc. Esiste anche la possibilità di funzionamento nella modalità continuos convertion mode, in cui l ADC converte continuamente i dati e li salva all interno di uno Shift register. Figura 2.20: registri del convertitore CDB

70 Inizializzazione del sistema Questo ADC non è provvisto di un resettaggio automatico all accensione. L utente deve eseguire un resettaggio software utilizzando la porta seriale. Trasmettendo la sequenza 0xFF e 0xFE esadecimale, si provvede al resettaggio della porta seriale. Per il resettaggio del sistema si deve poi eseguire una procedura che consiste nel settaggio di alcuni bit del configuration register. Una volta ultimato il resettaggio, il controllore rimane in attesa dei comandi per iniziare una conversione. Le comunicazioni arrivano sottoforma di bytes che entrano nel command register. Di seguito vengono riportate le pagine più importanti dei data sheet relative alla decodifica dei bit presenti nel command register. 70

71 Porta seriale del convertitore Essa consiste in una linea di trasmissione formata da 4 cavi: CS è un segnale attivo basso, utilizzato per l accesso alla porta seriale. SDI è il conduttore utilizzato per il trasferimento dati al convertitore. SDO è il conduttore utilizzato per il trasferimento dati dal convertitore. SCLK costituisce il cavo del segnale di clock. Lettura e scrittura dei registri Ogni volta che si desidera scrivere in un particolare registro, si deve prima inviare una sequenza di bit di comando e in seguito il dato vero e proprio. Similmente, per la lettura di un dato, si deve prima inviare un comando e quindi acquisire i bit costituenti il dato. Oltre all accesso a un registro per volta, esiste la possibilità di accesso a vettori di registri. Ciò è possibile per i registri di offset, di gain e di setup. Ad esempio, per scrivere un valore nei quattro registri di gain, è sufficiente mandare il bit di comando e poi spedire per 4 volte il dato. REGISTRO DI CONFIGURAZIONE (CHANNEL CONFIGURATION REGISTER) Questo registro è composto da 32 bit; tuttavia solamente 11 di tali bit possono essere utilizzati. Consumo di potenza Questo ADC supporta tre modalità di funzionamento: normale, standby e sleep. La modalità di funzionamento tipica, che viene applicata all accensione è quella normale; il consumo in questo caso è di 35-70mW. Le altre due modalità di funzionamento sono finalizzate al risparmio di potenza. Tali modalità sono attivate se il bit PDW è posto a 1. Se oltre a imporre tale valore si pone PSS a 0, si ha la modalità di funzionamento standby in cui il consumo cala a 4mW. In questa modalità l oscillatore e parte della zona analogica rimangono attive, in modo da ottenere un rapido ritorno alla modalità normale una volta che PWD viene riportato a 0. Ponendo a 1 sia PWD che PWS, si ha il funzionamento sleep in cui il consumo è di soli 500W. In questa modalità anche l oscillatore è disabilitato e il ritorno alla modalità normal richiede 20mse (a meno che non si usi un oscillatore esterno). Importante aggiungere poi che durante la modalità normal il consumo di potenza con guadagno unitario è la metà di quello con guadagno maggiore a uno. 71

72 Sequenza di reset Il resettaggio del sistema può essere effettuato in qualunque istante, ponendo a 1 il bit RS. A questo punto, la logica interna sarà inizializzata ad uno stato di reset. Quando ciò accade, il bit RV (che è solo leggibile) viene posto a 1. Una volta che RV è stato letto, viene automaticamente riposto a 0. A questo punto l ADC ritorna in attesa di un comando e i registri sono inizializzati coi seguenti valori. Short input Questa modalità aiuta l utente ad eseguire internamente un collegamento a massa per tutti i canali. E molto utile per capire le prestazioni di collegamento a massa dell ADC e per eliminare eventuali rumori dovuti a componenti esterni. Guard signal E un bit che modifica il tipico funzionamento di A0, che diventa un pin di guardia con tensione pari alla tensione di modo comune dell amplificatore da strumentazione. Tale funzionamento è utile nel caso in cui l utente voglia collegare ad una protezione esterna contro i leakage la tensione di modo comune. Selettore di tensione di riferimento (voltage reference select) Il bit VRS seleziona la dimensione del condensatore utilizzato per campionare la tensione di riferimento. Il valore del bit deve essere scelto anche in base al valore della VREF. La seguente immagine illustra come i modelli per impedenze e correnti di ingresso varino a seconda del valore di VRS. 72

73 Figura 2.21: tensione di riferimento del convertitore CDB5534 La tensione tra VREF+ e VREF- può essere un qualsiasi valore compreso tra 1V e la alimentazione analogica; comunque non è possibile che VREF+ superi Va+ e VREFscenda sotto Va-. Piedini in uscita dal latch (output latch pins) I piedini A1-A0 equivalgono come valore ai bit D21-D20 (equivalenti ai D5-D4) del channel setup register se il bit OLS (output latch select) è posto a 0. Se OLS è posto a 1 A1 e A0 equivalgono all output latch bit impostato nel configuration register. In questo modo l uscita del latch può variare ad ogni acquisizione di un diverso canale (concordemente col relativo channel setup register) oppure rimanere fisso ad ogni acquisizione, secondo quanto stabilito nel configuration register. In entrambi i casi A1 e A0 possono essere utilizzati come bit di controllo per multiplexer o altri componenti logici esterni al convertitore. Selezione di offset e guadagno Il bit OSG è utilizzato per scegliere la fonte di calibrazione da utilizzare per un determinato canale (esistono 4 canali che possono o meno essere associati a quattro registri di calibrazione). Ponendo OGS a 0 si ha che il guadagno e l offset da considerare saranno quelli relativi al canale fisico in questione (determinato da CS0- CS1 del channel setup register); con OSG pari a 1, saranno presi in considerazione offset e guadagno del canale individuato dai bit OG0-OG1 del channel setup register. Selezione del rate in uscita dal filtro Il bit FSR permette, a seconda del suo valore di ottenere diversi valori di data rate in uscita, lavorando con un cristallo oscillante a 4,9152MHz. Se FSR=0, si hanno i seguenti possibili valori di data rate. 7.5, 15, 30, 60, 120, 240, 480, 960, 1920, o 3840 Sps e una reiezione a 60Hz (per la tensione di rete americana). Con FRS=1 tutti i precedenti valori vengono moltiplicati per 5/6, dando i seguenti data rate: 6.25, 73

74 12.5, 25, 50, 100, 200, 400, 800, 1600, o 3200 Sps e una reiezione a 50Hz (per la tensione di rete europea). Di seguito viene riportata la struttura del configuration register e la descrizione dettagliata del settaggio dei singoli bit. 74

75 CHANNEL SETUP REGISTER Il CS5534 ha a disposizione 4 possibili registri di setup (CSR). A sua volta, ogni CSR contiene al suo interno 2 distinti registri di 16 bit; in totale si possono avere quindi 8 setup da utilizzare per varie acquisizioni con vari canali. Ogni setup permette di definire i seguenti parametri: 1) Il canale su cui effettuare la conversione. 2) Il guadagno PGIA voluto. 3) Il word rate scelto per la conversione. 4) La modalità bipolare o unipolare. 5) Lo stato del latch di uscita. 6) Il tempo di ritardo per l inizio della conversione tale da garantire l assestamento del latch. 7) L attivazione o meno della modalità open circuit detect. Applicando tale modalità si immette nel canale positivo una corrente costante di circa 300nA. Tale applicazione è particolarmente usata nelle termocoppie per misure vicine alla condizione di circuito aperto (forzando una corrente nella termocoppia, si è in grado di capire se essa è rotta o meno. Se è rotta e quindi interrotta, la corrente imposta non può circolare e il convertitore può andare incontro a una saturazione; in caso contrario si ha una lettura corretta, compresa nel range di lavoro del convertitore). Anche in questo caso viene riportato in dettaglio il CSR e la descrizione dei vari bit. 75

76 76

77 CALIBRAZIONE La calibrazione serve ad eliminare eventuali offset e a correggere la pendenza della retta rappresentante il guadagno dell ADC. Esiste la possibilità di eseguire sia delle calibrazioni self che system. E importante aggiungere che dopo il resetaggio, il dispositivo può anche non venir calibrato, nel qual caso le misure vengono eseguite considerando una correzione di offset nulla e una pendenza della retta del guadagno unitaria. Registri di calibrazione Il convertitore CS5534, ha al suo interno un registro per calibrazione di offset e uno per calibrazione di guadagno per ogni canale di ingresso. Tali registri, vengono utilizzati sia per le calibrazioni di tipo self che per quelle di tipo system. 77

78 Di seguito vengono riportati un registro di calibrazione per l offset e un registro di calibrazione del guadagno. Il registro di calibrazione del guadagno può essere impostato ad un qualsiasi valore compreso tra 0 e 64-2^-24, rappresentante il coefficiente moltiplicativo di correzione per la retta di guadagno dell ADC. Di norma, dopo il resettaggio l unico bit a 1 è il D24, in modo da avere un fattore correttivo della pendenza della retta di guadagno unitario. Il registro di calibrazione dell offset ha 23 possibili bit da settare, in modo da impostare l offset presente all ingresso. Il convertitore sottrarrà quindi tale valore all ingresso, per avere offset nullo. L offset può essere sia positivo che negativo (la rappresentazione è in complemento a due, col primo bit avente funzione di segno). Il bit meno significativo rappresenta una porzione pari a *2^-24 del segnale di ingresso. Come valore predefinito, dopo il resettaggio, tutti i bit del registro assumono valore nullo in modo che venga considerato nullo l offset sull ingresso. Esecuzione di calibrazioni Per eseguire una calibrazione, l utente deve spedire un command byte (attraverso il command register) avente MSB=1, i bit CSRP2-CSRP0 con l indirizzo del setup da calibrare e i bit CC2-CC0 per la scelta del tipo di calibrazione da effettuare. L esecuzione della calibrazione attraverso l invio di un byte di comando presuppone che il CSR sia già stato inizializzato. Il tempo necessario per l esecuzione di una calibrazione è leggermente inferiore a quello richiesto per una singola conversione e sono un po diversi anche a seconda del valore del bit FSR del CSR; comunque l ordine di tempo delle calibrazioni e delle conversioni è di qualche decina di migliaio di cicli di clock. 78

79 Al completamento della conversione il pedino SDO (serial data output) va basso e il risultato viene automaticamente memorizzato nei registri di calibrazione del canale calibrato (se OGS=0 nel CSR). Con OGS=1 il risultato della calibrazione viene salvato nei registri del canale specificato dai bit OG1-OG0 del CSR. SDO rimane basso fino al prossimo comando. All esecuzione di una ulteriore eventuale calibrazione, il risultato della nuova calibrazione rimpiazza quello della precedente. Per la calibrazione contemporanea di tutti i canali, è necessario l invio di ulteriori byte di comando. Self calibration Questo tipo di calibrazione può essere eseguita sia per il guadagno che per l offset. Per quella relativa all offset, il convertitore collega assieme i piedini dell amplificatore e li connette al pin AIN negativo (per una self calibration più efficiente i piedini devono essere esattamente alla tensione di modo comune). Questa calibrazione è relativa al solo caso di guadagno del PGIA unitario. Una calibrazione self offset per i guadagni tra 2 e 64 può essere eseguita ponendo a 1 il bit IS del configuration register e eseguendo poi una system offset calibration; in seguito IS va riportato basso. Durante la self calibration gain si ha che i pin di ingresso positivo e negativo vengono collegati rispettivamente a VREF+ e a VREF-. Questa calibrazione non è più valida se (VREF+ - VREF-) > 2.5V. In questa calibrazione l esecuzione avviene senza considerare le impostazioni del guadagno fatte nel setup register, considerando il guadagno del PGIA unitario. Gli errori di guadagno nei casi di PGIA compreso tra 2 e 64 non sono corretti da questo metodo. Per PGIA>2 e(vref+ - VREF-) > 2.5V possono essere invece eseguite delle calibrazioni di sistema. Figura 2.22: stato dei piedini di ingresso durante la calibrazione self di CDB5534 System calibration In questo caso l utente deve fornire delle tensioni nulle e di fondo scala sui piedini di ingresso. Per quanto riguarda l offset la calibrazione richiede una tensione di ingresso nulla; per il guadagno è richiesta una tensione in ingresso pari al valore di fondo scala. 79

80 Figura 2.23: stato dei piedini di ingresso durante la calibrazione system di CDB5534 La calibrazione avviene ad una velocità pari a quella dell output word rate (impostata tramite i bit WR2WR0 del CSR). Per ottenere la massima precisione, la calibrazione dovrebbe essere effettuata ad un word rate più basso possibile. Considerando i word rate divisi in due categorie (alta per valori maggiori o uguali a 240Sps e bassa per valori minori o uguali a 120Sps) esiste infatti la possibilità di eseguire la calibrazione per un certo word rate al word rate minimo presente nel gruppo di appartenenza del word rate di uscita. Per una precisione massima, l utente dovrebbe aspettare il completamento di ogni passo della calibrazione prima di scrivere o leggere dalla porta seriale. Esiste anche la possibilità di salvare in memoria i risultati delle calibrazioni. La precisione massima si ha effettuando sia la calibrazione dell offset che del guadagno. CONVERSIONE DEI SEGNALI Esistono due modalità di conversione dei segnali: single conversion mode e continuos coversion mode. Single conversion mode Basandosi sulle informazioni fornite dal CSR, dopo che l utente ha trasmesso l opportuno byte di comando, questa conversione ha luogo. Il byte di comando include un puntatore all indirizzo del setup register da usare durante la conversione. 80

81 Trasmesso il comando, la porta seriale entra nella modalità data e vi rimane fino a quando la conversione è ultimata. Al completamento della conversione, il segnale SDO va basso e sono necessari 40 TSCLK per la lettura del dato. In questa modalità l utente è costretto a leggere il dato, visto che il segnale SDO rimane basso fino alla fine dei 40 cicli di clock e alla fine della lettura la porta ritorna nella modalità command mode. Il tempo necessario all esecuzione della conversione è leggermente superiore di quello relativo alla modalità continuos conversion mode e varia leggermente anche a seconda del valore di FRS. Continuos conversion mode La modalità di inizializzazione per questo tipo di conversione è uguale alla precedente (naturalmente è diverso il valore del byte di comando da assegnare). Inviando il segnale 00h durante i primi 8 TSCLK necessari per la conversione si fa in modo che il convertitore continui a convertire il canale selezionato, anziché eseguire la lettura del dato nei successivi 32TSCLK. Il valore convertito non deve quindi essere necessariamente letto ogni volta ma può essere letto solo quando l applicazione corrente lo richiede, SDO può trovarsi nello stato alto oppure in quello basso per indicare la disponibilità o meno di un nuovo dato. L uscita da questo stato richiede 32 cicli di SCLK e si ottiene inviando il comando FFh entro i primi 8 cicli (dei 40 richiesti per una conversione) di SCLK. Si aggiunge che esiste la possibilità di utilizzare più ADC insieme per le applicazioni che richiedano la conversione sincrona di molti canali. CODICE DEL DATO IN USCITA La lettura di una conversione si esegue mediante la lettura del data register. Tale registro ha una lunghezza di 32 bit e manda in uscita per primo il bit più significativo. L ultimo byte del registro contiene delle informazioni relative alle flag: i bit CI1 e CI0 indicano il canale convertito, il bit OF determina se la conversione corrente è valida o meno. L uscita ha una rappresentazione in complemento a 2 operando in modalità bipolare e binaria pura operando in modalità unipolare. VFS+ si riferisce al valore di fondo scala positivo e VFS- al valore di fondo scala negativo. 81

82 Il range dell ingresso differenziale è 0 +VFS per segnali unipolari e VFS +VFS per segnali bipolari. La seguente tabella illustra i valori letti dal convertitore in esadecimale (sia nel caso unipolare che bipolare) in funzione delle varie tensioni applicate in ingresso. Tabella 2.5: uscita binaria in funzione della tensione di ingresso Di seguito viene riportato in dettaglio il contenuto del conversion data register FILTRO DIGITALE Il CS5534 usa un filtro digitale programmabile per ottenere in uscita il desiderato word rate (impostato nel CSR). 82

83 Il filtro utilizzato è un sinc5, come illustrato nella seguente immagine. Tale filtro permette di ottenere dei word rate in uscita di 3200Sps o 3840Sps. Grafico 2.3: risposta in frequenza del filtro sinc5 Altri 18 valori di word rate sono ottenibili usando in serie al filtro sinc5 un filtro sinc3. In realtà il numero dei word rate è doppio, in quanto esiste la possibilità di scalarli di un fattore 1/6 settando opportunamente il bit FRS (per ottenere una reiezione a 50Hz anziché a 60Hz). GENERATORE DI CLOCK Il CS5534 è fornito di un amplificatore invertente on chip da collegare ad un cristallo esterno per la generazione del clock principale del convertitore, come di seguito illustrato. Figura 2.24: circuito generatore di clock del convertitore CDB5534 Il cristallo esterno va connesso ai terminali OSC1 e OSC2. Di norma si usa un cristallo di MHz ma sono permessi cristalli con valori compresi tra 1MHz e 5MHz. 83

84 ALIMENTAZIONI Il CS5534 è progettato per funzionare con 1 o 2 alimentazioni analogiche e una digitale. Sono possibili le seguenti connessioni. I valori di Va+ e Va- devono essere mantenuti a questi valori con un massimo del ±5% di tolleranza; il range di VD+ può essere allargato a 2.7V 5.5V soddisfando la restrizione [(VD+) - (VA-)< 7.5 V]. NOTE Per il corretto funzionamento, dopo l accensione è necessaria una attesa di 20msec affinché il cristallo entri in funzione. Non disponendo di un resettaggio automatico all accensione l ADC deve essere opportunamente inizializzato dall utente attraverso gli opportuni comandi. Prima di tutto va inizializzata la porta seriale, in seguito va resettata la logica interna e quindi scegliere la VREF attraverso il VRS bit del configuration register. In seguito vanno impostati i vari setup register e offset register. Per un funzionamento corretto il convertitore dovrebbe essere interamente posizionato sopra un piano di massa comune Di seguito vengono riportati due schematici, contenenti la parte digitale e quella analogica della schedina CDB5534. La parte digitale contiene un microcontrollore 8051 un circuito di reset e varie interfacce. La parte analogica è costituita dal convertitore, dai canali di ingresso e dalle alimentazioni. 84

85 Figura 2.25: circuito digitale della schedina CDB5534 Figura 2.26: circuito analogico della schedina CDB

86 2.3 CALIBRATORE Il calibratore è uno strumento che è stato molto utilizzato durante lo svolgimento della tesi. Con tale strumento, si sono impostati i valori in ingresso al convertitore, in modo da verificare che la lettura di quest ultimo fosse corretta. Come illustrato nella seguente immagine, esso consiste in un dispositivo in grado di fornire delle uscite di tensione in volt oppure in millivolt (oltre ad altre grandezze non utilizzate). Le uscite in volt e millivolt hanno delle boccole distinte. Il valore desiderato viene impostato agendo su due pulsanti che fanno aumentare o diminuire la tensione di una unità per volta. La minima variazione imponibile per l uscita in volt è di 10mV, per quella in millivolt di 10V. Figura 2.27: calibratore digitek Lo strumento funziona tramite batterie ricaricabili. In questo modo, durante il suo funzionamento non è soggetto a eventuali disturbi provenienti dalla tensione di rete. Importante aggiungere infine che la tensione fornita sulle uscite è caratterizzata da un certo ripple, varie volte misurato e variabile a seconda della uscita utilizzata. Essendo questo strumento un dispositivo non commerciale, non sono disponibili molti dati tecnici su di esso. In base alle misure effettuate, si può comunque affermare che l incertezza dello strumento è dell ordine della decina di millivolt per l uscita in volt e dell ordine della decina di microvolt per l uscita in millivolt. Il tempo di riscaldamento dello strumento è di circa 15 minuti. Lo strumento, al momento dello spegnimento memorizza l ultimo valore impostato sul display e lo ripropone alla nuova accensione. Variando la tensione impostata in uscita, sono necessari circa 3 secondi affinché lo strumento vada a regime. Da aggiungere poi che il calibratore può essere utilizzato anche per la misura di tensioni, di correnti e di termocoppie. Non essendo nota l impedenza di uscita del dispositivo, è stata effettuata una stima di tale parametro, utilizzando un semplice circuito, di seguito riportato: 86