PLL digitali 1. PLL ANALOGICI L anello ad aggancio di fase è un sistema di controllo il cui obiettivo è la sincronizzazione dell angolo istantaneo, ovvero della fase e della frequenza, di un segnale generato localmente a quello di uno posto come ingresso, denominato anche segnale di riferimento. In letteratura viene comunemente usato il termine anglosassone PLL, acronimo di Phase-Locked Loop. La sincronizzazione dell angolo istantaneo, denominata anche aggancio, avviene mediante la comparazione delle fasi. Una volta raggiunto questo stato l errore di fase tra il segnale di riferimento e quello generato localmente è molto piccolo o nullo. Se quest errore, per effetto di una perturbazione prodotta da un disturbo o una variazione del segnale d ingresso, inizia a crescere, il meccanismo di controllo reagisce, alterando il proprio stato di funzionamento, al fine di riazzerarne il valore. Gli elementi componenti un PLL in una configurazione di tipo generico sono: un comparatore o rivelatore di fase (PD = Phase Detector), un filtro d anello (LF = Loop Filter), un VCO (Voltage Controlled Oscillator). u 1 PD u d LF u f VCO u 2 Segnale di riferimento (o d ingresso) Segnale d uscita del comparatore di fase Segnale d uscita del filtro Segnale d uscita del VCO Figura 1: Elementi di un PLL analogico. Il VCO è un dispositivo non lineare che produce un oscillazione la cui frequenza è direttamente controllabile da un riferimento di tensione che a sua volta può essere di valore costante in un determinato istante temporale o lentamente oscillante. L uscita del VCO, che può essere usata come segnale di riferimento per altri sistemi elettronici, viene inviata, insieme al segnale di ingresso, al comparatore di fase. Questo elemento circuitale compara la fase del segnale d uscita a quella del segnale d ingresso e restituisce un segnale d uscita che è approssimativamente proporzionale all errore di fase. L uscita del comparatore di fase è costituita dalla sovrapposizione di una componente continua ed una alternata. Quest ultima componente è eliminata dal filtro d anello che quindi assume caratteristiche di filtro passa-basso. Esistono due classi di comparatori di fase: quelli basati sul moltiplicatore e quelli basati su circuiti sequenziali. Il filtro d anello è un filtro del primo o del secondo ordine e può essere realizzato con componenti passivi (resistori e condensatori) o con componenti attivi (amplificatori operazionali più componenti passivi). Poichè il PLL è progettato per realizzare un aggancio di fase, l interconnessione di queste tre componenti garantisce quanto necessario al corretto funzionamento. Quindi, iniettando un segnale sinusoidale nell ingresso del PLL, avverrà un aggancio mediante il quale il VCO cambierà il suo stato di funzionamento, con la produzione di un segnale sinusoidale di medesima frequenza e differenza di fase costante o nulla. 1
2. CAMPI D APPLICAZIONE Un PLL ha numerosi campi d applicazione. Tra questi si menziona: recupero del clock e dei dati (clock/data recovery), phase shifter, moltiplicazione di frequenza, sintesi di frequenza, sincronizzazione di frequenza, filtraggio di frequenza (tracking filter), modulazione e demodulazione (FM o di frequenza, PM o di fase, AM o di ampiezza), Costas loop, carrier recovery (recupero della portante), sincronizzazione della sottoportante del colore in un ricevitore televisivo, A/D converter, stereo decoder, controllo di motori. ϑ 1 + ++ - ϑ 2 ϑ e sin(.) K f Figura 2: schema in banda base del PLL che utilizza come comparatore di fase un moltiplicatore. t 0 3. MODELLO MATEMATICO DEL PLL Il modello matematico di un PLL analogico è descritto da un equazione integrodifferenziale. Se si utilizza un comparatore di fase basato sulla moltiplicazione quest equazione non è lineare a causa della presenza di una funzione di tipo seno. È tuttavia possibile pervenire a delle semplificazioni che, per piccoli errori di fase, consentono di linearizzare il modello matematico e studiare il comportamento del sistema come avviene nella teoria dei controlli automatici applicando la trasformata di Laplace e quella di Fourier. PD Θ 1 + ++ Θ e K d U d Filtro F U f - Θ 2 K 0 s Figura 3: modello lineare del PLL nel dominio della trasformata di Laplace. 4. PLL MISTO ANALOGICO/DIGITALE La realizzazione di un PLL analogico può avvenire con l utilizzo di alcuni componenti tipici del mondo digitale come comparatori di fase digitali (definiti anche sequenziali) e divisori di frequenza e con l uso di uno o entrambi i segnali di comparazione di tipo digitale. Per cui, raccogliendo queste due considerazioni, è possibile definire una sorta di PLL digitale (in letteratura si parla di Digital PLL) che più propriamente è un PLL misto analogico/digitale. 2
Per il comparatore di fase esiste una gamma praticamente illimitata di soluzioni digitali. Roland Best presenta nel suo testo una classificazione in tre categorie denominate rispettivamente II, III e IV. Un primo esempio di comparatore di fase che opera su onde quadre, e come caso particolare su segnali digitali, è la porta logica XOR che origina il comparatore di fase digitale di tipo II. È un circuito semplice ed economico ma una sua prima limitazione risiede nel fatto che opera correttamente solo quando i segnali di comparazione sono simmetrici. Le caratteristiche realizzative non consentono l utilizzo di questo comparatore di fase come rivelatore di variazioni di frequenza del segnale di riferimento. Un comparatore di fase di tipo III è rappresentato da un Flip-Flop edge-triggered JK attivo sui fronti di salita o su quelli di discesa. Questa modalità di funzionamento rende il circuito indipendente dal duty cycle dei segnali di comparazione migliorando le prestazioni del precedente comparatore di fase. Inoltre, questo comparatore è in grado di rivelare anche variazioni di frequenza in quanto, se la frequenza del segnale di riferimento è superiore a quella generata localmente, il Flip-Flop sarà portato in condizioni di set per un numero di volte maggiore rispetto a quelle di reset. Questo implica che l uscita è al valore alto per più tempo di quanto accade al valor basso e di conseguenza si ha un aumento del valor medio della tensione d uscita che, a sua volta, fa aumentare la tensione di controllo e quindi la frequenza del VCO. In caso contrario, cioè quando la frequenza del riferimento diminuisce, il rapporto di duty cycle tende a zero e questo fa diminuire la frequenza di funzionamento del VCO. Anche se questo dispositivo è in grado di rivelare variazioni di frequenza, il comportamento è ottimale quando le differenze di frequenza sono ben distinte. In caso contrario avviene un fenomeno per il quale il duty cycle del segnale d uscita varia continuamente tra 0 e 100 descrivendo un andamento a dente di sega la cui inclinazione dipende da quale delle due frequenze è superiore. Il valor medio dell uscita del comparatore di fase in entrambe le condizioni è prossimo allo zero, cosa che, per frequenze di comparazione molto vicine tra loro, penalizza la caratteristica di sensibilità alla frequenza. Figura 4: comparatore di fase di tipo IV. Il comparatore di tipo IV presenta prestazioni superiori se confrontato con il tipo II e il tipo III: è indipendente dal duty cycle dei segnali ed è sensibile alle variazioni di frequenza anche di piccola entità. Per tale motivo viene definito Phase/Frequency Detector in contrapposizione al comparatore di tipo III definito Frequency Sensitive Detector. È costituito da due Flip-Flop set-reset e due latch denominati UP e DOWN. 3
In assenza di segnali di comparazione, UP e DOWN sono disattivi. Se in corrispondenza del fronte di salita di u 1 il segnale u 2 è basso (figura 4), il successivo fronte di discesa di u 1 porterà UP nello stato attivo, e il successivo fronte di discesa di u 2 lo riporterà in condizioni di riposo. Se in corrispondenza del fronte di salita di u 1 il segnale u 2 è alto, il successivo fronte di discesa di u 2 porterà DOWN ad un valore attivo e il successivo fronte di discesa di u 1 lo riporterà in condizioni di riposo. In questo caso la durata dei segnali UP e DOWN è proporzionale all errore di fase e si annulla quando i segnali di riferimento hanno uno sfasamento relativo nullo. Indipendentemente dalla differenza di frequenza che sussiste tra i segnali di comparazione si verifica che all aumentare della frequenza si produrranno solo impulsi UP di durata variabile, mentre quelli DOWN resteranno inattivi. Questo aumenta la tensione di controllo e consente l aumento di frequenza del VCO per ristabilire le condizioni d aggancio. In caso contrario si azioneranno solo gli impulsi DOWN, restando inattivi quelli UP, e si produrrà l effetto opposto, ovvero diminuzione della frequenza di funzionamento del VCO. 5. PLL DIGITALI L introduzione di nuove tecnologie e i continui progressi compiuti nel campo dei circuiti integrati (costi in diminuzione, frequenze di funzionamento in aumento, maggiori funzioni a parità di area di silicio) hanno consentito la realizzazione di PLL completamente digitali e di conseguenza completamente integrabili. I benefici di una soluzione integrata sono molteplici. Da un lato si riducono i costi e gli ingombri, dall altro si riduce la sensibilità alle fonti di disturbo come le variazioni della tensione di alimentazione, la diafonia, le variazioni parametriche dei componenti con la temperatura e l invecchiamento, migliorando le caratteristiche spettrali dei segnali ricostruiti e l affidabilità del circuito. I PLL digitali possono essere progettati per lavorare in condizioni lineari e in condizioni non lineari. Nel primo caso è possibile ricorrere al classico filtro numerico. Ma talvolta, per particolari specifiche di sistema o per eliminare componenti indesiderate e impredicibili di rumore presenti nel segnale d ingresso, è indispensabile l utilizzo di sistemi non lineari realizzati mediante particolari categorie di filtri dette sequenziali. Il primo PLL completamente digitale descritto in letteratura è probabilmente quello di Drogin nel 1967 ma, già nel 1960, Westlake aveva documentato la realizzazione di un PLL analogico con alcuni componenti digitali. In questa realizzazione veniva utilizzato un VCO digitale, in sostituzione del classico VCO, pilotato da un segnale ottenuto dal campionamento della tensione di controllo in uscita dal filtro d anello. La migrazione da una realizzazione analogica verso una digitale avvenne con progressive sostituzioni dei singoli elementi con le controparti digitali. Nel 1962 Byrne presentò un circuito basato su un comparatore di fase digitale con curva caratteristica a dente di sega e nel 1968 Gupta sperimentò una soluzione con filtraggio numerico. I PLL digitali in letteratura sono spesso descritti come All Digital Phase-Locked Loop (ADPLL) per effettuare una distinzione con i Classical Digital PLL, altrimenti detti Digital PLL (DPLL), in cui solo alcuni componenti sono digitali. Una peculiarità che distingue gli ADPLL e i DPLL dai PLL analogici è che, indipendentemente dal tipo di segnale in ingresso o generato localmente, l errore di fase è individuato da una grandezza digitale. In figura 5 si riporta uno schema a blocchi di un generico PLL digitale costituito da un rivelatore di fase digitale, un filtro digitale ed un oscillatore digitale che, essenzialmente, è la controparte digitale del VCO. 4
signal input Sampling Phase Detector error signal Digital Filter reconstructed reference Digital Controlled Oscillator Figura 5: schema a blocchi di un generico PLL digitale. Il segnale d ingresso, detto anche di riferimento, è campionato e comparato con il segnale ricostruito. Viene prodotto un errore di fase digitale proporzionale alla differenza di fase dei due segnali. Questi campioni, dopo un operazione di filtraggio (ad esempio con un filtro numerico), sono utilizzati per controllare il periodo del Digital Controlled Oscillator (DCO). Se l anello è correttamente dimensionato il segnale ricostruito ricalca quello di riferimento. Il DCO è essenzialmente un divisore programmabile per un generico fattore N. Tra le possibili realizzazioni si evidenziano quattro principali categorie: N-counter DCO, increment-decrement counter DCO, waveform synthesizer DCO, DCXO. 6. CLASSIFICAZIONE DEI PLL DIGITALI In base all architettura del comparatore di fase è possibile classificare i PLL digitali in quattro categorie: Flip-Flop DPLL (FF-DPLL), Nyquist Rate DPLL (NR-DPLL), Zero Crossing DPLL (ZC-DPLL) e Lead/Lag DPLL (LL-DPLL). Nei Flip-Flop DPLL l errore di fase è derivato dalla durata del tempo che intercorre tra l evento di set e quello di reset di un Flip-Flop. Il set è rappresentato dal fronte di salita del segnale d ingresso, denominato anche di riferimento, il reset da quello del clock generato localmente, o clock d uscita ricostruito. Il primo FF-DPLL progettato fu proprio quello di Drogin e si presentava come un anello del secondo ordine. Successive modifiche apportate a questo circuito consentirono di estendere l ordine dell anello. Il Nyquist Rate DPLL è caratterizzato dal fatto che il segnale d ingresso è campionato alla frequenza di Nyquist. L elemento campionatore è un convertitore Analogico/Digitale e, nel rispetto del teorema di Nyquist-Shannon, la frequenza di campionamento deve essere scelta in maniera da eguagliare la banda del filtro passa-banda anteposto al convertitore (filtro anti-aliasing). Il Nyquist Rate DPLL fu presentato da Larimore nel 1968. In questo circuito il filtraggio d anello veniva affidato ad un processore digitale. Nei Zero Crossing DPLL il segnale di campionamento prodotto dall anello tende a posizionarsi in corrispondenza degli attraversamenti dello zero da parte del segnale di riferimento. Se per la misura si fa riferimento solo agli attraversamenti positivi (fronte di salita del segnale di riferimento) si parla di ZC 1 -DPLL, se vengono considerati entrambi i fronti si parla di ZC 2 -DPLL. La prima implementazione della sottocategoria ZC 1 -DPLL è stata proposta da Natali nel 1968 con una realizzazione di un anello del secondo ordine. Per la seconda categoria Holmes ha inizialmente presentato un anello del primo ordine che ha successivamente esteso al secondo. Nei Lead/Lag DPLL l uscita del comparatore di fase è di tipo binario e viene usata per pilotare una particolare categoria di filtri digitali denominati sequenziali. La modellizzazione statistica di questa categoria di circuiti avviene con la teoria delle catene di Markov. I LL-DPLL furono analizzati da Cessna e Levy nel 1972 e, con successivi perfezionamenti, si giunse al modello ideato da Yamamoto e da Mori, in cui fu introdotto un filtro sequenziale del secondo ordine con memoria e a valore di ricarico programmabile, denominato Variable Reset Random Walk Filter. 5
Da una prima analisi emerge da questa classificazione che solo nella categoria NR- DPLL il segnale di ingresso è campionato con un riferimento di frequenza fisso. In questo caso si parla di schema a campionamento uniforme. Nelle altre categorie, che quindi individuano schemi a campionamento non uniforme, viene utilizzato come segnale campionatore il segnale ricostruito localmente. 7. FILTRI D ANELLO Il tipo di uscita di un comparatore di fase digitale dipende dalla relativa architettura: può essere una stringa di bit, un segnale binario di durata proporzionale all errore di fase, una coppia di impulsi Lead/Lag. L utilizzo di una particolare architettura di filtro d anello è quindi dipendente dalla scelta architetturale compiuta sul comparatore di fase e non sempre le compatibilità trasversali sono assicurate. È possibile individuare tre categorie di filtri: filtri con contatori, filtri sequenziali, filtri numerici. Il più semplice filtro digitale che si possa realizzare è un contatore up/down ovvero un contatore reversibile. Questo contatore si incrementa di un unità quando dal comparatore di fase sopraggiunge un impulso di tipo UP e si decrementa quando sopraggiunge un impulso di tipo DOWN. La versione di filtro denominata K-counter è realizzata utilizzando un contatore up/down con terminal count programmabile (valore K). Il clock è un multiplo del clock di riferimento e come enable di conteggio viene scelto il segnale d errore proveniente dal comparatore di fase. È un filtro adatto per comparatori del tipo XOR o Flip-Flop JK in cui le condizioni di aggancio sono rappresentate da un segnale d errore simmetrico. Se questo segnale entra in dissimmetria i valori di conteggio si sbilanciano e verranno prodotti dei terminal count (UP o DOWN) con frequenza determinata dal valore K e proporzionali all entità e alla direzione dell errore di fase. I filtri sequenziali sono studiati per interoperare con i Lead/Lag PD. La relativa definizione trae origine dal fatto che l uscita è una funzione non lineare di un fissato numero di osservazioni del segnale d ingresso. In pratica vengono osservati gli ingressi per un periodo variabile di tempo e viene fornita un uscita quando è stabilito un certo grado di confidenza con la natura dell ingresso. L architettura realizzativa che li caratterizza è un opportuna interconnessione di una serie di contatori di tipo elementare programmabili o meno. I principali filtri sequenziali sono l N-before-M e il Random Walk Filter. L utilizzo del filtro numerico è particolarmente indicato quando l errore di fase è rappresentato da un vettore di N bit. Il filtro preleva questo vettore e, dopo opportuna elaborazione, ne restituisce uno di pari dimensione che viene inviato al DCO. Il termine filtro numerico, o digitale, indica un algoritmo di calcolo eseguito su un segnale digitale ed i cui effetti producono un determinato segnale d uscita. I filtri numerici presentano una serie di vantaggi rispetto ai filtri analogici tra cui: assenza di derive termiche o variazioni parametriche per invecchiamento, possibilità di elaborare segnali a bassissima frequenza, possibilità di realizzare caratteristiche di fase lineari, programmabilità delle caratteristiche. Inoltre, l utilizzo di questa categoria di filtri consente di progettare il filtro d anello come estensione di un filtro analogico (metodo della trasformazione bilineare o dell invarianza all impulso). Esistono due categorie di filtri numerici: filtri IIR (Infinite Impulse Response) e FIR (Finite Impulse Response). Nella progettazione dei PLL digitali i primi sono preferiti ai secondi per la minore occupazione di area. 6
8. ESEMPIO DI PLL DIGITALE Un esempio di PLL digitale è il circuito proposto da Cessna e Levy. Il circuito è composto da un comparatore di fase, un filtro sequenziale, un oscillatore locale che fornisce la frequenza di sovracampionamento, un controller della fase che, insieme all oscillatore, esegue la funzione di increment/decrement DCO, un divisore. Il comparatore di fase, alimentato dal segnale d ingresso e dall uscita del divisore, genera due segnali, denominati lead e lag che, filtrati, pilotano il controller della fase chiamato ad incrementare o decrementare la frequenza istantanea. Il controller è alimentato da un oscillatore esterno stabile e a frequenza multipla di quella relativa al segnale di riferimento. Per tale motivo ogni azione di anticipo o ritardo produrrà uno spostamento di fase di una frazione del periodo del segnale di riferimento. CLOCK TIMING SIGNAL K K ADD OR DELETE ONE CYCLE STABLE FIXED FREQ. OSC. SIGNAL INPUT BINARY PHASE DETECTOR LEAD LAG SEQUENTIAL LOOP FILTER RETARD ADVANCE Figura 6: LL-DPLL descritto da Cessna-Levy. 9. JITTER E PLL DIGITALI Il jitter è un fenomeno indesiderato che si manifesta in un sistema di comunicazione sotto forma di modulazione di fase sui dati, processati o trasmessi da un punto ad un altro, in forma analogica o digitale. Nei sistemi digitali il jitter si manifesta come una variazione dei fronti di commutazione dei segnali sia casuale sia periodica. È difficoltoso da misurare ed eliminare e, se presente in maniera eccessiva, incrementa il tasso d errore di una trasmissione. È possibile pensare al jitter come all allungamento o alla riduzione, bit per bit, di un segnale binario. Negli apparati di ricezione la maggior parte del jitter è causata dal rumore catturato nei dati dal PLL. Nei sistemi di trasmissione, al fine di assicurare la qualità del servizio (QoS) attesa in una rete dati, devono essere rispettati alcuni requisiti sul jitter. In particolare si parla di jitter accettato (jitter tolerance), jitter trasferito (jitter transfer), jitter generato (jitter generation). La jitter tolerance è l ammontare di jitter che un sistema può assorbire al suo ingresso senza peggiorare il tasso d errore. È direttamente legata alle caratteristiche di aggancio e inseguimento del PLL presente nella circuiteria di Clock/Data Recovery (CDR). Il jitter trasferito è l ammontare di jitter d ingresso trasferito in uscita. È funzione della banda del PLL e si riduce al diminuire della banda. Il jitter generato è l ammontare di jitter prodotto in uscita dal PLL. Esistono PLL digitali specificamente progettati per affrontare la tematica del jitter da questi tre punti di vista, ovvero, sono progettati circuiti che separatamente garantiscono la corretta accettazione, il minor trasferimento tra ingresso ed uscita e la generazione di un riferimento con il minimo jitter possibile. Quest argomento è oggetto dei capitoli 4-5-6-7-9. 7