Sistemi Elettronici Programmabili
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- Fabia Bertini
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1 Sistemi Elettronici Programmabili Simple (Small) PLD: SPLD Ettore Napoli Ettore Napoli A.A. 00-0
2 Sigle e Caratteristiche Oltre all acronimo SPLD: PAL (Programmable Array Logic) GAL (Generic Array Logic) Sono le logiche più piccole ed economiche ncludono da 4 a macrocelle con capacità complessiva < Kgate Tecniche di programmazione: EPROM (obsoleta) EEPROM, FLASH Ettore Napoli A.A. 00-0
3 PLA (Programmable Logic Array) Realizza funzioni combinatorie espresse come somma di mintermini Parametri di una PLA: Numero ngressi (N) Numero di Mintermini (M) Numero uscite (P) n generale: M < N non e possibile realizzare una qualsiasi funzione logica degli N ingressi Ettore Napoli A.A. 00-0
4 4 Es.: PLA con 4 ingressi, 5 mintermini, uscite 4 P P P P4 P5 Y Y Y Ettore Napoli A.A. 00-0
5 5 Schema Semplificato piani AND ed OR 4 P P P P4 P5 Y Y Y Ettore Napoli A.A. 00-0
6 6 PLA programmata Y 4 4 Y Y 4 4 P P P P4 P5 Y Y Y 5 mintermini distinti mintermini possono essere condivisi fra più uscite Ettore Napoli A.A. 00-0
7 7 Tempo di propagazione PLA Ritardo di propagazione di una serie di stadi RC Una buona approssimazione del ritardo è l'inverso del "polo dominante" della rete Ettore Napoli A.A. 00-0
8 8 Tempo di propagazione PLA "polo dominante" somma delle costanti di tempo calcolate considerando una capacità per volta e ponendo le altre come circuiti aperti t eq = CNR + CR(N-)+CR(N-)+ +CR t eq = RCN(N+)/ 0.5 RCN^ Ettore Napoli A.A. 00-0
9 9 Tempo di propagazione PLA Verifichiamo con delle simulazioni: Simuliamo,,4,8 stadi RC (Tp di uno stadio =0.7ns) Ettore Napoli A.A. 00-0
10 0 Tempo di propagazione PLA l tempo di propagazione cresce con il quadrato del numero di stadi Ritardi : 0.7ns,.ns, 7.5ns, 7ns Ettore Napoli A.A. 00-0
11 Tempo di propagazione PLA l tempo di propagazione cresce con il quadrato del numero di stadi 0 tempi di propagazione 45 tempi di propagazione numero di stadi numero di stadi Ettore Napoli A.A. 00-0
12 Tempo di propagazione PLA Ritardo dei punti interni ad una serie di stadi RC Ettore Napoli A.A. 00-0
13 Tempo di propagazione PLA Ritardo dei punti interni ad una serie di stadi RC l ritardo varia, ma possiamo approssimare che cresca con il quadrato del numero degli stadi Ettore Napoli A.A. 00-0
14 4 Tempo di propagazione PLA l ritardo totale risulta: M Tp M + 4N + P + M # MOS programmabili: NM+PM=M(N+P) 4 4 N P P P P4 P5 P Y Y Y M Ettore Napoli A.A. 00-0
15 5 PAL: Solo il piano AND programmabile (piano OR fisso) l ritardo totale risulta: Tp M + 4N # MOS programmabili: NM Si perde in flessibilità 4 M 4 N Y Y Y Ettore Napoli A.A. 00-0
16 6 PAL programmata Y 4 Y 4 4 Y 4 Y Y Y Ettore Napoli A.A. 00-0
17 7 Logica in due passi (helpers) Numero di mintermini tipico: compreso fra 8 e 6 Per realizzare funzioni più complesse: logica in due passi: 4 Alcune uscite della PAL riutilizzate come ingressi del piano AND. Maggiore flessibilità. Maggiore ritardo di propagazione. helper Y Y Y Ettore Napoli A.A. 00-0
18 8 Esempio di logica in due passi (helper) 4 4 Y Y 4 Y Y Y x Y Y Y Ettore Napoli A.A. 00-0
19 9 nversione programmabile dell uscita 4 Y Y 4 nvece di Y calcoliamo: Y 4 un solo mintermine +Vdd +Vdd +Vdd Y Y Y Ettore Napoli A.A. 00-0
20 0 Esempio di nversione programmabile dell uscita 4 Y Y Y 4 4 x x x +Vdd +Vdd +Vdd Y Y Y Ettore Napoli A.A. 00-0
21 Terminali di /O programmabili E possibile utilizzare un pin come: nput, Output, /O 4 +Vdd +Vdd +Vdd Z Z Z Y Y Y Ettore Napoli A.A. 00-0
22 Terminali di /O programmabili nput 4 +Vdd +Vdd +Vdd Z Z Y Y Y ( input) Ettore Napoli A.A. 00-0
23 Terminali di /O programmabili Output 4 +Vdd +Vdd +Vdd Z Z Z Y Y Y ( output/helper) Ettore Napoli A.A. 00-0
24 4 Terminali di /O programmabili nput/output 4 x +Vdd +Vdd +Vdd Z Z Z Y Y Y ( input/output) Ettore Napoli A.A. 00-0
25 5 PAL sequenziali 4 La retroazione sulle uscite con i flip-flop permette di realizzare macchine a stati, contatori ecc. Clock D Q D Q Y Y Y Ettore Napoli A.A. 00-0
26 6 Macrocelle di uscita Elementi di una PAL: Matrice logica programmabile + Macrocelle 4 Matrice logica programmabile 4 Matrice logica programmabile +Vdd +Vdd +Vdd Z Z Clock Clock D Q D Q Macrocelle di uscita Macrocelle di uscita Y Y Y Y Y Y Ettore Napoli A.A. 00-0
27 7 Esempio di macrocella di uscita dalla matrice programmabile feedback verso la matrice programmabile c,c0 c Ettore Napoli A.A. 00-0
28 8 Macrocella in modalità combinatoria c= c0=0 c= c0= Ettore Napoli A.A. 00-0
29 9 Macrocella in Modalità sequenziale c=0 c0=0 c=0 c0= Ettore Napoli A.A. 00-0
30 0 SPLD standard V0 pin di input pin clock 0 pin di /O Tot V0 # mintermini differente per le varie uscite: pin con 8 mint. pin con 0 mint. pin con mint. pin con 4 mint. pin con 6 mint. Ettore Napoli A.A. 00-0
31 Pin Configuration DP package SPLD standard V0 Ettore Napoli A.A. 00-0
32 DP package SPLD standard V0 Plastic Leaded Chip Carrier Square Leadless Chip Carrier Ettore Napoli A.A. 00-0
33 Supply voltage 5V Low power : 90mA 0mA!! SPLD standard V0 CMOS Flash technology for electrical reprogrammability Variable product term architecture. 5 pairs of product term sums are and 6 product terms per output. The PALCE V0 is optimized to the configurations found in a majority of applications. Cypress PALCEV0 include a synchronous preset and an asynchronous reset product term. These product terms are common to all macrocells, eliminating the need to dedicate standard product terms for initialization functions. Ettore Napoli A.A. 00-0
34 4 SPLD standard V0 The PALCEV0, featuring programmable macrocells and variable product terms, provides a device with the flexibility to implement logic functions in the 500- to 800-gate complexity. Gate is a measure of digital circuit complexity Gate = NAND circuit Ettore Napoli A.A. 00-0
35 5 SPLD standard V0 Each of the 0 output may be configured as inputs on a temporary or permanent basis functions up to inputs and output, inputs and 0 outputs are possible. The 0 potential outputs are enabled using product terms. Any output con be configured as an output or input through the use of individual product terms. Each of these outputs is achieved through an individual programmable macrocell. Macrocells provide combinatorial or registered, inverting or non-inverting output. Ettore Napoli A.A. 00-0
36 6 SPLD standard V0 n a registered mode of operation, the output of the register is fed back into the array, providing current status information to the array. Useful in control state machines. n a combinational configuration, output or, if output is disabled, the signal present on the /O pin is made available to the array. Great flexibility provided by both programmable product term control of the outputs and variable product terms Ettore Napoli A.A. 00-0
37 7 Output Macrocell SPLD standard V0 Ettore Napoli A.A. 00-0
38 8 SPLD standard V0 Maximum Ratings Storage Temperature C to +50 C Ambient Temperature with Power Applied C to +5 C Supply Voltage to Ground Potential (Pin 4 to Pin ) V to +7.0V DC Voltage Applied to Outputs in High Z State V to +7.0V DC nput Voltage V to +7.0V Output Current into Outputs (LOW)...6 ma DC Programming Voltage....5V Latch-Up Current... >00 ma Static Discharge Voltage (per ML-STD-88, Method 05)... >00V Ettore Napoli A.A. 00-0
39 9 Modelli di Timing Param. valore (ns) Tpd 5.0 Tsu.0 Tco 4.0 Th 0 GALV0D Ettore Napoli A.A. 00-0
40 40 nternal feedback Param. valore (ns) Tpd 5.0 Tsu.0 Tco 4.0 Th 0 Tcf.0 Tsu + Tco = 7ns Tsu + Tcf = 6ns Ettore Napoli A.A. 00-0
41 4 SPLD ALTERA classic Ettore Napoli A.A. 00-0
42 4 Macrocelle ALTERA classic 8 termini prodotto per uscita due termini prodotto aggiuntivi: uno per clear ed uno per clock / oe Registri programmabili (D,T,JK), bypassabili in modalità combinatoria Feedback selezionabile: all ingresso dell array logico può essere inviata l uscita della macrocella o il segnale dal pin di /O Ettore Napoli A.A. 00-0
43 4 Selezione del Output Enable e del clock Ettore Napoli A.A. 00-0
44 44 Configurazione del Feedback EP690, EP90 hanno un feedback globale L'uscita della macrocella (Q) o il segnale sul pin (/O) tornano al piano AND programmabile e possono raggiungere tutte le macrocelle Ettore Napoli A.A. 00-0
45 45 Configurazione del Feedback Le EP80 hanno due tipi di feedback Quadrante L'uscita della macrocella (Q) o il segnale sul pin (/O) tornano ad un quadrante del piano AND programmabile e possono raggiungere solo alcune macrocelle Alcune macrocelle hanno feedback duale L'uscita della macrocella torna in ingresso alle macrocelle dello stesso quadrante l pin di /O torna in ingresso a tutte le macrocelle Se non utilizzo il pin di /O anche l'uscita della macrocella può tornare in ingresso a tutte le macrocelle Ettore Napoli A.A. 00-0
46 46 Protezione dell'p (ntellectual Property) Contain a programmable security bit Controls access to data programmed into device When the security bit is programmed the implemented design cannot be copied or retrieved Security bit is reset when device is erased Ettore Napoli A.A. 00-0
47 47 Package Ettore Napoli A.A. 00-0
48 48 Package Ettore Napoli A.A. 00-0
49 49 Output drive characteristics Ettore Napoli A.A. 00-0
50 50 Modelli di timing Ettore Napoli A.A. 00-0
51 5 Modelli di Timing Ettore Napoli A.A. 00-0
52 5 Tecniche di programmazione EPROM (obsoleta) (Cypress) Tecnologia simile alle memorie EPROM standard PLD programmati in un apposito device programmer Alcune PLD EPROM-based sono cancellabili per esposizione a luce UV (richiede package con finestra trasparente) La maggior parte di EPROM-based SPLD/CPLDs sono in package plastici, low-cost, e non possono essere cancellate EEPROM / FLASH (Cypress, Lattice,...) Riprogrammabili in system (0.000 erase/write cycles) Alcuni dispositivi (Lattice ispgal) utilizzano lo standard EEE 49 (boundary scan) per programmazione (non richiede overvoltage) Security bit: una volta programmato non consente la lettura della configurazione interna del PLD Ettore Napoli A.A. 00-0
53 5 Struttura nterna - EPROM Floating gate Avalanche-injection MOS Programmazione: iniezione di elettroni caldi (aumenta Vt vista dalla select gate) Cancellazione: UV Matrice programmabile EPROM Ettore Napoli A.A. 00-0
54 54 Struttura nterna - EEPROM Matrice programmabile EEPROM Floating gate Tunnel Oxide Programmazione: Tunneling Fowler e Nordheim Ettore Napoli A.A. 00-0
55 55 Dissipazione di potenza in PLD Pd statica elevata (cc = 00mA Lattice 0MHz) PLD low-power (Zero-power GAL Lattice) (ALTERA turbo-bit) nput transition detection per entrare in modalità zero-power (cc 00mA) Tempo di propagazione molto maggiore se si parte da condizione di stand-by Quando il turbo-bit non è settato il dispositivo entra in stand-by se non si hanno transizioni in ingresso da più di 00ns Ettore Napoli A.A. 00-0
56 56 Riepilogo Strutture PAL (piano AND programmabile piano or fisso) Logiche in due passi inversione programmabile dell uscita Macrocelle di uscita programmabili SPLD commerciali Modelli di timing Tecniche di programmazione fine. Ettore Napoli A.A. 00-0
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