Controlli Automatici

Transcript

1 Controlli Atomatici (Prof. Casella) II Prova in Itinere 6 Gennaio 008 Solzioni Esercizio Si consideri il sistema dinamico schematizzato in figra, in ci è la variabile di controllo, d n distrbo e la variabile controllata: d G s= ss H s= s Si spponga che il sensore per la misra di sia affetto da n elevato rmore di misra.. Progettare n sistema di controllo a de gradi di libertà che garantisca na significativa attenazione del distrbo nella banda 0-0. rad/s, errore nllo a transitorio esarito in risposta a variazioni del distrbo a scalino, ed n tempo di assestamento della risposta a scalino del riferimento di secondi (disegnare anche lo schema a blocchi). Per qanto rigarda la parte in retroazione, si pò ottenere na banda di 0. rad/s col segente regolatore PI: R s=0. s s Essendo il margine di fase largamente speriore ai 60, na banda di 0. rad/s corrisponde ad n tempo di assestamento di circa 50 s, troppo lento rispetto alla specifica, che richiede na banda di 0.5 rad/s. Si pò qindi introdrre na compensazione del riferimento, approssimando la fnzione di trasferimento ideale / nella banda rad/s: C s= ss ss = s s

2 Lo schema a blocchi è il segente: C d R n. Confrontare le prestazioni del sistema progettato al pnto. con qelle di n regolatore ad n grado di libertà che soddisfi le stesse specifiche, evidenziando per qali aspetti le prestazioni siano peggiori rispetto al caso precedente. Per garantire n tempo di assestamento di secondi con n regolatore ad n g.d.l, occorrerebbe portare la banda del regolatore R da 0. a 0.5 rad/s, amentando il gadagno proporzionale di n fattore 5. L'effetto del rmore n slla variabile di controllo rislterebbe qindi qintplicato, comportando maggiori sollecitazioni sll'attatore e flttazioni più ampie dell'scita rispetto al riferimento. Esercizio Si consideri il segente sistema, dove è la variabile di controllo, v ed variabili misrate, d e d distbi esogeni non misrabili. d G s= s s G s=5 d s4s G v G H s= s s. Disegnare lo schema a blocchi di n sistema di controllo in cascata, nell'ipotesi di poter misrare e v. d R v - - R d G v G

3 . Assnto µ =, progettare i regolatori dello schema in cascata di tipo PI, in modo da garantire na efficace reiezione del distrbo d nella banda 0-5 rad/s, e la massima reiezione possibile del distrbo d, compatibile con n margine di fase di 60. Si progetta dapprima R per G, in modo da ottenere na banda di 5 rad/s: R s=5 s s Si progetta qindi R per G, approssimando la dinamica dell'anello interno con n gadagno nitario. Posto T i = per cancellare il polo dominante di G, la fnzione di trasferimento d'anello rislta essere L s= K p s s 4s ed il margine di fase m =90 atan c atan4 c Procedendo per tentativi si trova che il valore massimo di ω c è 0.09, ottenibile ponendo K p = 0.8 (fino a 0.5 rad/s, il diagramma del modlo è approssimabile a qello di n integratore pro con gadagno /). La separazione tra le bande dei de anelli è di qasi de decadi, pienamente compatibile con le ipotesi semplificative per la progettazione dell'anello esterno..3 Spponendo che sia possibile misrare anche d, modificare lo schema del pnto., incldendo la compensazione diretta del distrbo. Progettare qindi n compensatore di tipo statico. La compensazione del distrbo d non pò agire direttamente s, perché verrebbe netralizzata dalla retroazione dell'anello interno. Occorre qindi agire s v : C d R v - - R d G v G dove C s= H 0 G 0 = 0.4

4 .4 Si spponga ora che il valore effettivo di µ sia pari a. Disctere l'effetto che ha qesta variazione dei parametri del processo si sistemi di controllo progettati ai pnti precedenti. L'effetto è di raddoppiare la banda dell'anello interno, migliorando la reiezione del distrbo d. Il comportamento dell'anello esterno e della compensazione (qindi sia l'insegimento del riferimento che la reiezione di d ) restano sostanzialmente invariati, visto che la fnzione di trasferimento tra v e v rimane circa pari ad no nelle rispettive bande d'interesse. Esercizio 3 Si consideri il sistema di controllo a g.d.l. rappresentato in figra, R - R Gs= s0.s R s= s s, R s s=0. s 3. Disegnare lo schema a blocchi complessivo di na realizzazione digitale del sistema di controllo, evidenziando il rolo dei diversi blocchi. d(t) (k) R *(z) v*(k) e*(k) *(k) R *(z) *(k) (t) ZOH A/D (t) I blocchi R * e R * rappresentano la dinamica discretizzata dei corrispondenti blocchi a tempo contino, realizzata tramite n algoritmo che gira ad intervalli regolari s n microprocessore. Il blocco A/D è n campionatore e il blocco ZOH è n mantenitore di ordine zero, entrambi sincroni col microprocessore. 3. Scegliere il periodo di campionamento in modo che la perdita di margine di fase dovta all'implementazione digitale sia di. Si assma che il tempo di elaborazione sia pari all'intero periodo di campionamento. La perdita di margine di fase è casata dal ritardo intrinseco di campionamento (pari a / ) e dal tempo di elaborazione (pari a ). Essendo la fnzione d'anello L s= s0.s la plsazione critica vale ω c =. Si ricava qindi m = 80 =0. 3 c =

5 3.3 Calcolare le fnzioni di trasferimento a tempo discreto dei regolatori, tilizzando na trasformazione bilineare a scelta. Impiegando, ad esempio, la trasformazione bilineare corrispondente al metodo di Elero implicito, si ottiene: R * z=r z z R * z=r z z z = z z T z = c z =0. z z =0. zt c z z = z z =0. z z 3.4 Scrivere lo psedo-codice dell'algoritmo digitale che realizza il sistema di controllo, inclsivo di fnzionalità anti-windp. Le fnzioni di trasferimento possono essere trasformate nelle corrispondenti eqazioni alle differenze, antitrasformando le relazioni ingresso-scita: V * z=r * zy 0* z z V * z= z Y 0* z v * k = v* k [ 0* k 0* k ] U * z= R * ze * z z U * z=0. z E * z * k= * k 0.[ e * k e * k ] Il corrispondente psedocodice è qindi il segente: // Codice di risposta all'interrpt del clock inpt, ; v = /(Tc+)*v + /(Tc+)*(T_c+*0 0_old); e = v - ; = +0.*((Tc+)*e - e_old); if > max then = max; if < min then = min; otpt ; 0_old = 0; e_old = e;