Lezione B4 - DDC 2003 1

Elettronica per le telecomunicazioni Unità B: Anelli ad aggancio di fase (PLL) Lezione B.4 Sintetizzatori, DDS, CDR, DLL principio e parametri di DDS data recovery, CDR sincronizzazione clock con DLL Elettronica per telecomunicazioni 1 2 Contenuto dell unità B Lezione B4 Principio di funzionamento del PLL Schema a blocchi, ordine, parametri, errore di fase Caratteristica a farfalla Circuiti per PLL Demodulatori di fase, pompa di carica, VCO. Applicazioni Demodulatori AM, FM, FSK, PSK Sintetizzatori interi e frazionari, sintesi diretta (DDS) Data recovery e sincronizzazione clock 3 Sintetizzatori di frequenza sintesi digitale diretta (DDS) clock/data recovery Analisi di un PLL integrato Riferimenti nel testo sintetizzatori e DDS 3.7.4, 3.7.5 sincronizzazione clock 3.7.3, 3.7.6 4 Indice della lezione B4 Sintesi di frequenza e di forme d onda principio e caratteristiche dei DDS Elettronica per telecomunicazioni moltiplicazione del clock sincronizzazione del clock con DLL separazione dati/clock, CDR Esempio di PLL integrato CD/HC 4046 5 6 Lezione B4 - DDC 2003 1

Sintetizzatore di frequenza Sintetizzatore di frequenza Ingresso: frequenza di riferimento Fr Divisore modulo N tra VCO (frequenza Fu) e DF Fi = Fr; Fo = Fu/N; frequenza di uscita Fu = N Fr Ingresso: frequenza di riferimento Fr Divisore modulo N tra VCO (frequenza Fu) e DF Fi = Fr; Fo = Fu/N; frequenza di uscita Fu = N Fr Divisore modulo M su ingresso Fi = Fr/M; Fo = Fu/N = Fr/M; frequenza di uscita Fu = N/M Fr schema a blocchi 7 8 Sintetizzatore di frequenza Sintetizzatore di frequenza a interi Ingresso: frequenza di riferimento Fr Rapporto tra interi Divisore modulo N tra VCO (frequenza Fu) e DF Fi = Fr; Fu/N = Fo; frequenza di uscita Fu = N Fr f r f i Divisore modulo M su ingresso Fi = Fr/M; Fu/N = Fr/M; frequenza di uscita Fu = N/M Fr Unico riferimento per qualunque frequenza Sintonia digitale schema a blocchi f u f u = (N/M) f u f o 9 10 Risoluzione di un sintetizzatore Risoluzione di un sintetizzatore Risoluzione in frequenza legata a M e N variando N di 1 si cambia Fu della quantità Fo Risoluzione in frequenza legata a M e N variando N di 1 si cambia Fu della quantità Fo 11 Esempio: generare frequenze da 100 MHz variabili con passo 100 khz (100 MHz, 100.1, 100.2,...), partendo da una Fr = 10 MHz M = 100: Fi = 100 khz Fu = 100 MHz: N = 1000 Fu = 100,1 MHz: N = 1001 Fu = 100,2 MHz: N = 1002 12 Lezione B4 - DDC 2003 2

Tempo di assetto Tempo di assetto Tempo di assetto legato al polo di F(s) filtro passa basso, uscita che varia lentamente transitorio esponenziale a regime entro 0,1 % dopo circa 7τ Tempo di assetto legato al polo di F(s) filtro passa basso, uscita che varia lentamente transitorio esponenziale a regime entro 0,1 % dopo circa 7τ Per rendere più veloce il transitorio lavorare con Fi e Fo più alte alzare il polo di F(s) peggiora la risoluzione 13 14 Parametri di un sintetizzatore Sintetizzatori frazionari Parametri di un sintetizzatore Risoluzione in frequenza Tempo di assetto Una elevata risoluzione contrasta con un assestamento rapido alti M e N basse Fi e Fo, polo di F(s) a frequenza bassa (generalmente 1/10 Fi) risposta lenta 15 Come mantenere la risoluzione dividere per numeri decimali... Sintetizzatori frazionari: Variazione periodica di uno dei rapporti di divisione, generalmente tra N e N+1 Il rapporto effettivo dipende dal duty cycle della variazione la FM residua determina rumore di fase e spurie (è possibile correggerle perchè la FM è nota) esempio numerico 16 Esempio di sintetizzatore frazionario Esempio numerico Fvco = Fr*(N + K/F) K n di volte per cui divido per N+1 F K n di volte per cui divido per N In 1 (F periodi) divido K volte per N+1 divido per F-K volte per N totale P periodi P = K(F/(N-1)) + (F-K) (F/N) KFN + (F-K)F(N-1)/ (F 2 -KF)(N-1) = NF2 - F2 + KF 17 18 Lezione B4 - DDC 2003 3

Esempio numerico Per realizzare 400 canali da 900 MHz 920 MHz spaziatura 50 khz Con sintetizzatore a interi Fi e Fo = passo di sintesi = 50 khz Banda di F(s) = 5 khz, τ = 30 µs (circa) Assestamento entro 1 khz: circa 1 PPM di Fu Tempo di risposta pari a circa 14 τ = 420 µs Elettronica per telecomunicazioni Con sintetizzatore frazionario (20/21) Fi e Fo = 1 MHz Banda di F(s) = 100 khz, τ = 1,5 µs 19 20 Indice della lezione B4 Sintesi digitale diretta Sintesi di frequenza e di forme d onda principio e caratteristiche dei DDS moltiplicazione del clock sincronizzazione del clock con DLL separazione dati/clock, CDR Esempio di PLL integrato CD/HC 4046 Direct Digital Synthesis: DDS tabella con i campioni del segnale ROM, RAM riempita con algoritmi HW o SW, la tabella viene esplorata ciclicamente segnale analogico ottenuto con conversione D/A per variare la frequenza si può cambiare la cadenza di scansione il passo di scansione Puntatore ai campioni con addizionatore viene sommato il passo di scansione 21 22 Sintesi digitale diretta Sintesi digitale diretta Segnale a dente di sega tabella 0, 1, 2, 3, 4, 5,... 9 Segnale a dente di sega tabella 0, 1, 2, 3, 4, 5,... 9 segnale a step 2 0, 2, 4, 6, 8, 0, 2, 4, 6,... 23 24 Lezione B4 - DDC 2003 4

Sintesi digitale diretta Sintesi digitale diretta Segnale a dente di sega tabella 0, 1, 2, 3, 4, 5,... 9 Segnale a dente di sega tabella 0, 1, 2, 3, 4, 5,... 9 segnale a step 2 0, 2, 4, 6, 8, 0, 2, 4, 6,... segnale a step 2 0, 2, 4, 6, 8, 0, 2, 4, 6,... segnale a step 3 0, 3, 6, 9, 2, 5, 8, 1, 4,... segnale a step 3 0, 3, 6, 9, 2, 5, 8, 1, 4,... segnale a step 5 0, 5, 1, 6, 2, 7, 3, 8, 4,... 25 26 Struttura di un sintetizzatore Struttura di un sintetizzatore Frequenza proporzionale allo step campioni/periodo = k /step frequenza campioni costante = Fc periodo = k / (Fc step) frequenza = Fc step/k Frequenza proporzionale allo step campioni/periodo = k /step frequenza campioni costante = Fc periodo = k / (Fc step) frequenza = Fc step/k Applicabile a qualunque forma d onda compressione nel tempo non traslazione in frequenza! schede suono a wavetable 27 28 Schema a blocchi di DDS Schema a blocchi di DDS schema completo Accumulatore di fase genera la sequenza di indirizzi per esplorare la tabella di campioni sommatore (A) con registro di accumulo (R) Tabella campioni (sinusoide o altra forma d onda) memoria (M), con eventuale interpolatore Convertitore D/A (C) Filtro antialiasing di uscita (F) è un sistema a dati campionati 29 30 Lezione B4 - DDC 2003 5

Modulazione AM con DDS Modulazione FM con DDS Modulazione di ampiezza (AM): moltiplicare i campioni in uscita (shift se per potenze di 2) Modulazione di frequenza (FM): variare il passo di scansione X Modulazione frequenza Modulazione di ampiezza 31 32 Modulazione PM con DDS Riduzione della tabella Modulazione di fase (PM): sommare una costante durante la scansione Sfruttare le simmetrie esempio: sinusoide semiperiodi: inversione di segno quarti di periodo: inversione del verso di scansione + Modulazione di fase 33 34 Riduzione della tabella DAC nonlineare Sfruttare le simmetrie esempio: sinusoide semiperiodi: inversione di segno quarti di periodo: inversione del verso di scansione Calcolare i campioni per valori di fase intermedi con interpolazione lineare ordine superiore su più campioni La funzione sen(x) può essere realizzata dal DAC Approssimazione a segmenti Viene eliminata la ROM; l indirizzo generato dall accumulatore di fase va direttamente al DAC convertitore D/A nonlineare 35 36 Lezione B4 - DDC 2003 6

Rumore, spurie, distorsione Rumore, spurie, distorsione Risoluzione in frequenza risoluzione (N bit) dell accumulatore di fase solo gli MSBs vanno alla tabella Risoluzione in frequenza risoluzione (N bit) dell accumulatore di fase solo gli MSBs vanno alla tabella Purezza spettrale in uscita legata alla risoluzione in ampiezza num bit in uscita (ROM, DAC) N bit, risoluzione 1/2N, 20 N log 2 = 6 N db 37 38 Rumore, spurie, distorsione DDS commerciale (AD7008) Risoluzione in frequenza risoluzione (N bit) dell accumulatore di fase solo gli MSBs vanno alla tabella Purezza spettrale in uscita legata alla risoluzione in ampiezza num bit in uscita (ROM, DAC) N bit, risoluzione 1/2N, 20 N log 2 = 6 N db Aliasing in uscita sistema a dati campionati, spettri multipli filtro passa-basso il uscita 39 Caratteristiche del DDS AD7008 accumulatore di fase a 32 bit due registri frequenza (cambio rapido step) secondo sommatore per modulazioni di fase puntatore alla tabella di forma d onda a 12 bit due canali paralleli con modulazione indipendente (sintesi componenti I/Q) campioni di uscita su 10 bit può realizzare direttamente modulazioni fase/ampiezza 40 AD7008 Elettronica per telecomunicazioni 41 42 Lezione B4 - DDC 2003 7

Indice della lezione B4 Sistemi digitali ad alta velocità Sintesi di frequenza e di forme d onda principio e caratteristiche dei DDS moltiplicazione del clock sincronizzazione del clock con DLL separazione dati/clock, CDR Esempio di PLL integrato CD/HC 4046 43 Difficile distribuire clock veloci ritardi, skew variazione del ritardo con cui il clock raggiunge i vari punti del sistema Zone sincrone di dimensioni limitate clock veloci locali (chip) clock più lenti di piastra Come sincronizzare le varie zone? unico clock globale moltiplicazione di frequenza locale 44 Moltiplicazione del clock Moltiplicatore di clock Moltiplicatori di clock a PLL unico riferimento di frequenza per vari C.I. clock a frequenze diverse relazione di fase nota garanzia dei tempi di setup e hold tecnica della sintesi di frequenza (a interi) possibilità di variare la frequenza di clock controllo di prestazioni e consumo 45 46 Indice della lezione B4 Sintesi di frequenza e di forme d onda principio e caratteristiche dei DDS Elettronica per telecomunicazioni moltiplicazione del clock sincronizzazione del clock con DLL separazione dati/clock, CDR Esempio di PLL integrato CD/HC 4046 47 48 Lezione B4 - DDC 2003 8

Skew tra i clock Effetti dello skew tra i vari clock Il diverso ritardo dei vari alberi di distribuzione del clock causa forte skew tra gruppi di dati in uscita Q 1 Q 2 A causa dello skew i dati in uscita diventano validi in tempi diversi Questa incertezza limita la velocità dei circuiti a valle, che utilizzano questi dati 49 50 Risincronizzazione del clock Risincronizzazione del clock In ciascun circuito, il demodulatore di fase confronta il clock esterno con il clock locale, prelevato dalla parte terminale dell albero di distribuzione del clock La fase del clock generato dal VCO viene modificata in modo da rendere il clock terminale sincrono con quello di riferimento (esterno) Pilotando gli alberi di distribuzione del clock con dei PLL agganciati al clock principale si compensano i differenti ritardi, riducendo lo skew tra le varie uscite 51 52 Risincronizzazione con DLL La frequenza dei clock a ritardo compensato è la stessa del clock di riferimento Non occorre VCO, basta un elemento a ritardo variabile Il circuito è un Delay Lock Loop (DLL) Elettronica per telecomunicazioni 53 54 Lezione B4 - DDC 2003 9

Indice della lezione B4 Skew dati-clock Sintesi di frequenza e di forme d onda principio e caratteristiche dei DDS moltiplicazione del clock sincronizzazione del clock con DLL separazione dati/clock, CDR Esempio di PLL integrato CD/HC 4046 Se dati e clock sono segnali separati i diversi ritardi causano skew lo skew sposta i riferimenti temporali può causare violazioni dei tempi di setup e hold è il limite reale alla velocità di scambio delle informazioni Soluzioni ridurre la differenza dei ritardi portare dati e clock sullo stesso segnale embedded clock + CDR codici autosincronizzanti 55 56 Recupero dati/clock Recupero dati/clock Schema di principio per recupero del clock L oscillatore può essere realizzato con un PLL L oscillatore di clock viene sincronizzato dalle transizioni dei dati 57 Occorre garantire un numero sufficiente di transizioni bit stuffing o codifica (esempio 8B10B) modulazione esempio con PSK 180 58 Modulazione PSK Demodulatore PSK coerente - segnali Modulazione sincrona con la portante Salto di fase 180 Modulazione segnale modulato 59 transizioni finestra per trans fisse transizioni fisse segnale sincrono freq doppia segnale demodulato 60 Lezione B4 - DDC 2003 10

Demodulatori coerenti per PSK Demodulatore PSK - operazioni Per una demodulazione coerente occorre agganciare con PLL un segnale modulato in fase Se la fase varia continuamente, come agganciare in fase? Rimuovere la modulazione con rotazione 2π/N elevare a N aggancio su frequenza x N Sfruttare caratteristiche della modulazione transizioni sempre presenti in posizione fissa esempio per PSK - 180 61 Ricavare impulsi dalle transizioni (A) sempre presenti a metà del Tbit schema a blocchi Filtrare le sole transizioni fisse (C) bloccare gli impulsi ai margini dei Tbit (saltuari) Agganciare la sequenza di impulsi con PLL VCO a frequenza doppia (E) Ricavare segnale sfasato di π/2 (B) agavole dalla frequenza doppia campionare l ingresso (o demodulare AM coerente) 62 Demodulatore PSK - schema a blocchi Demodulatore a integrazione Il campionamento utilizza una parte del segnale quantizzazione a 1 bit valore a un solo istante di tempo perdita di informazioni, sensibile al rumore Altre soluzioni XOR e media sul periodo solo errore di quantizzazione prodotto (riferimento) x (segnale analogico), integrato su un periodo, valutazione del segno usa tutta l informazione in ampiezza e in tempo 63 64 Indice della lezione B4 Sintesi di frequenza e di forme d onda principio e caratteristiche dei DDS Elettronica per telecomunicazioni moltiplicazione del clock sincronizzazione del clock con DLL separazione dati/clock, CDR Esempio di PLL integrato CD/HC 4046 65 66 Lezione B4 - DDC 2003 11

PLL integrato tipo 4046 Schema a blocchi del 4046 Due versioni CD4046 serie 4000 CMOS (1970) frequenza massima K MHz due Demodulatori di Fase 74HC4046 serie 74HC (CMOS famiglia HC, 1990) frequenza massima K 10 MHz tre Demodulatori di Fase schema a blocchi 67 Possibilità di inserire divisori tra VCO e DF Componenti del VCO Scelta tra diversi demodulatori di fase Filtro di anello esterno 68 4046: caratteristiche particolari Demodulatori di fase PLL per segnali digitali e analogici realizzato con tecnologie digitali ingresso per segnali Analogici oppure Digitali Scelta del DF più adatto a segnali/applicazione XOR, FF, PFD + pompa di carica (guadagno ) Filtro esterno scelta R-C, R-R-C,... Permette di realizzare sintetizzatori schema a blocchi 69 XOR segnali con DC 50% aggancio con θe = π/2 Circuito sequenziale asincrono PFD duty cycle qualsiasi pompa di carica, guadagno di anello infinito aggancio con θe = 0 Flip Flop duty cycle qualsiasi aggancio con θe = π/2 70 Demodulatore di fase a XOR Demodulatore di fase a PFD Segnali con duty cycle 50 % (o quasi) Duty cycle qualsiasi Guadagno infinito (pompa di carica) 71 72 Lezione B4 - DDC 2003 12

Demodulatore di fase a FF Parametri del VCO Duty cycle qualsiasi (usa le transizioni) Guadagno finito Circuito I-C V = I t /C tempo di carica inversamente proporzionale alla corrente F = K I frequenza proporzionale alla corrente I = I1 + I2 I1 = Vc/R1 variazione di frequenza I2 = Vdd/R2offset di frequenza (freq iniziale) 73 74 VCO del 4046 Caratteristica f(vc) Componenti esterni: R1, R2, C Controllo di pendenza con R1 Controllo della frequenza iniziale con R2 f R2 R1 R2 R1 75 Vc schema elettrico 76 VCO del 4046 Sommario lezione B4 Sintesi di frequenza e di forme d onda principio e caratteristiche dei DDS R1 R2 moltiplicazione e sincronizzazione del clock separazione dati/clock, CDR Esempio di PLL integrato CD/HC 4046 77 78 Lezione B4 - DDC 2003 13

Verifica lezione B4 Prossima unità (C) Quali sono i vantaggi dei sintetizzatori frazionari? Nel cambio di canale, è più veloce un sintetizzatore o un DDS? Come si può introdurre una modulazione di fase in un DDS? Tracciare l andamento nel tempo di un segnale autosincronizzante Quali funzioni può svolgere un PLL nei circuiti digitali? Sistemi e circuiti di conversione A/D e D/A Campionamento e quantizzazione rumore di aliasing, SNRq, ENOB Convertitori A/D Convertitori D/A Convertitori per usi speciali Laboratorio: misure su convertitore D/A 79 80 Prerequisiti per l unità C Da unità A amplificatori operazionali reazionati filtri Da altri corsi di elettronica differenza tra grandezze analogiche e numeriche circuiti logici elementari circuiti logici sequenziali (contatori, registri) Analisi di segnali in tempo e frequenza campionamento 81 Lezione B4 - DDC 2003 14