Calcolatori Elettronici Parte III

Dimensione: px
Iniziare la visualizzazioe della pagina:

Download "Calcolatori Elettronici Parte III"

Transcript

1 Calcolatori Elettronici Parte III Macchine Sequenziali: definizioni fondamentali Macchine Asincrone e Sincrone Esempi: lip lop Esempi: lip lop Macchina a stati ridotti Progettazione Macchine sincrone Registri

2 .. Dalle MC alle MS Concetto di Stato Q= insieme degli Stati I= insieme degli ingressi U= insieme delle Uscite QxI τ Q D τ q =τ(q,i)

3 .. Dalle MC alle MS (2) M={Q,I,U,τ,ω}=macchina sequenziale D τ =D ω =QxI = Macchine Completamente specificate QxI D ω ω u=ω(q,i) U Modello di Mealy Uscita f(stato, ing)

4 Mealy and Moore Mealy: u=ω(q,i) Moore: u=ω (q), q Q Q Modelli equivalenti MEALY: la sequenza di uscita è contemporanea alla sequenza di ingresso MOORE: l uscita varia quando la macchina assume lo stato successivo

5 Esempio Tabella di Huffman I2/u I I2? I/u2 q I/u I2/u q3 Q Q2 Q3 Q/u -/- Q2/u2 -/u2 Q/- Q/u I/- q2 Diagrammi stati τ ω

6 Modello a Blocchi () Interpretazione del modello fondamentale ( ( {,...,,...} ) [ ( ), ( )] ) [ ( ), ( )] Spazio dei tempi

7 Modello a Blocchi (2) q(t k ) M C ω,τ q (t k ) i(t k ) u(t k ) Una macchina sequenziale può essere realizzata con una macchina combinatoria ed un elemento di ritardo

8 Osservazione [ ] [ ] [ ] ), ( ), ( )) ( ),... ( ), ( (... ) (, ) ( ), ( ) ( ), ( ) ( k k k k k k k k k k k J q q J q u t i t i t q t i t i t q t i t q t u δ λ λ ω τ ω = = = = = = +. Se la sequenza J k è applicabile allo stato iniziale, ovvero se è definita una uscita finale

9 Macchine Asincrone Def. Uno stato q si dice stabile per l ingresso i se τ(q,i)=q Def. Una macchina si dice asincrona se, i, q i, la sequenza τ(q i, i)= q i2 τ(q i2, i)= q i3.. τ(q in, i)= q in termina in uno stato stabile

10 Macchina Asincrona Una Macchina con sequenza di ingressi a livelli unziona solo se è asincrona Qi Qi Q j Qj I Qi I2 Q i Q i Qj Qj Una transizione Orizzontale K transizioni verticali CICLO LUNGO K (k>) gli stati instabili Conducono la macchina Verso uno stato stabile

11 tempificazione q(t k ) s M C ω,τ Ε c q (t k ) s = c + l c =ritardo combinatorio puro l =ritardo sulle linee di reaz. E c =ritardo inerziale della MC d > k( s +E c ) i(t k ) u(t k )

12 Macchine Sincrone Una macchina è sincrona se non è asincrona. in altre parole, in una macchina asincrona è la variazione di un segnale preente ad uno degli ingressi che può determinare l evoluzine della macchina imponendo un cambiamento di stato in una macchina sincrona, le variazioni degli ingressi dati vengono campionate dal segnale presente sull ingresso di sincronismo, e solo quando tale segnale assume un particolare valore, la macchina può evolvere.

13 Esempio: lip lop RS fondamentale S0 - S S S S0 - S S0 S0 0 0 RS S RS R S S0 S 0 0, 0, RS p = 0 + = RS pr S

14 Analisi del RS ' = S = R ' RS

15 tempificazione D > 2 R, K = 2 RS 0 0 ma che succede se cio non si verifica? oscillazione

16 Sintesi di RS fondamentale S RS S0 S S0 S 0 S S S0 S0 Per evitare un alea multipla, aggiungo uno stato neutro Sn per passare da un set 0 ad un reset 0,0 0 0 S0 Sn S 0 0,0?

17 Sintesi di RS (2) RS Sn= S=0 S0= Ritrovo il circuito a NOR incrociate x = R. x' = R x' x' = S. x = S x

18 Esempio: lip lop T sincrono 0 S0 S 0 T.. Toogle, Trigger = T p + T p + p = p T = T p + p + T p p ( p + T ) p T 0 0 posto S = T p ; e R = T p + T = pt = p R Ricavo l eq. del RS

19 Esempio: lip lop T asincrono T A commutazione sul fronte Di salita 0 0 S0 S S2 S3 T s S0 S Di discesa 0 S0 S2 S S U 0 u 0 0 S2 S2 S3 CONTATORE MOD 2!! S3 S0 S3 0

20 Alee essenziali Dati i ed i : τ(q,i)=q τ(q,i )=q τ(q,i)=q τ(q,i )=q Se q q si dice che la macchina contiene un alea essenziale.

21 intuitivamente Macchina composta da sezioni differenti Esiste sempre una combinazione di valori dei ritardi delle macchine componenti tale che, se è verificata la rel. prec.,la macchina termina nello stato q (Unger) L alea essenziale è legata alla struttura della tabella degli stati e NON E quindi eliminabile tramite adeguato progetto delle RC Si può rendere sufficientemente elevati i ritardi sulla linea di reazione per evitare alee di regime l > c +E c Opp l =0

22 Equivalenza tra stati Per Macchine Completamente Specificate due stati q e q di M e M sono equivalenti se per ogni sequenza di ingresso applicata a tali stati, le uscite finali sono uguali q( M ) q'( M ') λ( q, J ) = λ( q', J ) J

23 Equivalenza tra macchine Due macchine M e M sono equivalenti se per ciascun stato di M esiste almento uno stato di M ad esso equivalente e viceversa q q M q M q q q M q M q M M ' : ' ' ' ': ' '

24 Compatibilità Macchine non compl. Specificate Non ha senso applicare a ciascun stato tutte le possibili sequenze di ingresso! Incompatibilità Due stati q e q sono incompatibili se esiste almeno una sequenza di ingresso applicabile sia a q che a q per la quale le uscite sono differenti q ~ q J : λ( q, J ) λ( q, J ) Due stati sono Compatibili se NON SONO incopatibili!

25 Compatibilità (0ss) ) La compatibilità gode di Proprietà riflessiva Proprietà simmetrica NON VALE LA PROPRIETA TRANSITIVA q q2, q2 ~ q3, q ~ ~ q 2) q e q2 sono compatibili se: Sono compatibili per sequenze di lunghezza (se le uscite sono definite) Gli stati seguenti sono compatibili 3

26 proprietà 2) è alla base di algoritmi per individuare la compatibilità tra stati. Si può dimostrare la (2) applicando ricorsivamente la definizione a stati correnti e agli stati seguenti I/u Q Q' Q' Q' I/u Q2 Q 2 Q 2 Q 2 Stessa uscita Stato prossimo Compatibile J[] J[] J[]

27 Inclusione in uno stato Una macchina M in q include una macchina M in q se qualsiasi sequenza di ingresso applicabile ad M in q lo è anche per M in q e le uscite finali sono uguali q'( M ') q( M ) λ ( q, J ) = λ ( q', J ) J applicabile a q(m)

28 Inclusione tra macchine Una macchina M include una macchina M se per qualsiasi stato q di M ne esiste uno q di M tale che M in q include M in q M ' M q M q' M ': q' due macchine M ed M sono dunque equivalenti se M include M ed M include M q

29 Macchina a stati ridotti Minimizzare una macchina M significa trovare una M con un numero ridotto di stati tale che M M (macchine n.c.s) opp M M (c.s.) Def. Un insieme di stati è compatibile se tutti gli stati sono compatibili tra loro Un insieme compatibile è massimo se non è contenuto in nessun altro insieme compatibile Es: QA=(q,q2,q4) QB (q,q2,q4,q5)

30 minimizzazione Data una macchina M(Q,I,U,ω,τ), sia la famiglia delle classi di compatibilità massima di M, (S,S 2,.S k ) S i compat. Max è copertura di Q, Q= i S i. Se M è c.s, è una partizione, ovvero S i S j = i j

31 ovvero S S Q S2 Q S2 S3 S3 copertura partizione

32 Proprietà di ) ω ( q, i) = u, q S se u i k i k k è definita 2) q i S k, τ ( q, i) = s S i k Copertura chiusa Data una macchina M(Q,I,U,ω,τ), la macchina M (,I,U,ω,τ ) è una macchina a stati ridotti che include M ω e τ definite con ) e 2). Anche se occorre verificare che il numero di stati sia realmente ridotto

33 Metodo ricorsivo Q Q2 Q3 Q4 Q5 Q6 Q7 I Q2/u Q4/u2 Q/u Q2/u2 Q4/u Q/u2 Q5/u I2 Q7/u2 Q7/u Q5/u2 Q3/u Q3/u2 Q2/u2 Q5/u2 Macchina c.s. riflettendo sulle uscite. I (,3,5,7)(2,4,6) I2 (,3,5,6,7)(2,4) 6 appartiene a 2 insieme diversi (,3,5,7)(2,4)(6)

34 Metodo ricorsivo Q Q2 Q3 Q4 Q5 Q6 Q7 I (,3,5,7)(2,4)(6) I2 Q2/u Q7/u2 Q4/u2 Q7/u Q/u Q5/u2 Q2/u2 Q3/u Q4/u Q3/u2 Q/u2 Q2/u2 Q5/u Q5/u2 Verifica comp. Stati prossimi (,3,5,7) (2,,4,5) NC! (,5)(3,7) C (2,4) (3,7) C (2,4)(6)(,5)(3,7) so, s, s2, s3

35 Metodo ricorsivo Q Q2 Q3 Q4 Q5 Q6 Q7 I Q2/u Q4/u2 Q/u Q2/u2 Q4/u Q/u2 Q5/u I2 Q7/u2 Q7/u Q5/u2 Q3/u Q3/u2 Q2/u2 Q5/u2 (2,4)(6)(,5)(3,7) s0, s, s2, s3 I I2 s0 s0/u2 s3/u s s2/u2 s0/u2 s2 s0/u s3/u2 s3 s2/u s2/u2

36 Metodo Tabellare (Paul&Unger) Q Q2 Q3 Q4 Q5 Q6 Q7 I Q2/u Q4/u2 Q/u Q2/u2 Q4/u Q/u2 Q5/u Analizzando le uscite divido in tre classi incompatibili I2 Q7/u2 Q7/u Q5/u2 Q3/u Q3/u2 Q2/u2 Q5/u2 I I

37 Metodo Tabellare (2) I2 I

38 Metodo Tabellare (3) I2 I , 2-5, -4,4-5 NC NC 2

39 Metodo Tabellare (4) (6),(3,7),(2,4),(,5) Grafo di Grafo di compatibilità compatibilità

40 Stati ridotti per M. N.C.S. Copertura I 6/- -/- 6/- -/- 6/- /u /- 3/u /- -/- I2 2/- 2/u2 4/- 4/u2 7/- I3 -/- 5/- -/- 5/- 5/u3 I4 i punti di n.s. sono utili per individuare gli insiemi di compatibilità 6 3/- -/- 5/- 6/u4 7 -/- 3/- 7/u4 5/-

41 Macchine n.c.s. (stati rid) (,2,3,4,5,6,7) i i3 i4 i2 Tutti comp. ok ok. (2,4) e (7) sono inc., ma la presenza di n.s. (,2,3,4,5,6), (,3,5,67) Analisi Uscite

42 Macchine n.c.s. (stati rid)(2) (,3,5,6,7) i i2 (,3,-,3,3) =(,3) COMP (2,4,7,-,7) INCOMP i2 (,3,6)(,5,6,7) Passo passo 3 NC con 5 e 7 Analisi Stato Prossimo

43 Macchine n.c.s. (stati rid)(3) (,3,6)(,5,6,7) (,2,4,5,6)(,2,3,4,6) (,3,6) (,2,3,4,6) si cancella (,3,6) (,5,6,7) (,2,4,5,6)(,2,3,4,6) I2 2 e 7 sono NC NC con (5,7) (2,7,-,7) Analisi (,6) (5,6,7) (,2,3,4,6)(,2,4,6)(2,4,5,6) Stato (,6) (,2,3,4,6) si cancella (,6) Prossimo (,2,4,6) (,2,3,4,6) si cancella (,2,4,6)

44 Macchine n.c.s. (stati rid)(4) (5,6,7) (,2,3,4,6)(2,4,5,6) I2 I2 (7,-,7) (2,4,7,-) 5 NC con 2 e con 4 (5,6,7) (,2,3,4,6)(2,4,6)(5,6) (5,6) (5,6,7) si cancella (5,6) (2,4,6) (,2,3,4,6) si cancella (2,4,6)

45 ovvero. Non essendovi altre incompatibilità, si ha S=(,2,3,4,6) S2=(5,6,7); I I2 I3 I4 S S/u S/u2 S2/- S2/u4 S2 S/- S2/u4 S2/u3 S2/u4 I I2 I3 I4 S S/u S/u2 S2/- S/u4 S2 S/- S2/u4 S2/u3 S/u4

46 Con il metodo tabellare A B C D E A/0 B/0 C/- A/ B/- 0 E/0 D/0 E/- A/ A/- A B D C E A/0 B/0 A/ C/- B/- 0 E/0 D/0 A/ E/- A/- Potenziale compatibilità Per le uscite non specificate

47 Paul&Unger con m.n.c.s. 0 A B D C E A/0 B/0 A/ C/- B/- E/0 D/0 A/ E/- A/- B C D E E-D A-B A E-D A-D B A-E A-C A-E B-C C A-B D = compatibili assegnando opp. L uscita n.s. Attenzione: la compa tibilità NON è transitiva

48 Paul&Unger con m.n.c.s. B C E-D E-D ED B ED D E A-B A-D A-E A-C A-E B-C A-B A AB AE BC AE AC C A B C D E AB D Classi di comp. Massima: (ABC) DE (ACE) AB, AE, BC (CDE) AB

49 Algoritmo euristico A AB ED B AE BC ED AE AC C. Si sceglie una classe di comp. Massima 2. Si rimuovono dal grafo tutti i nodi di questa classe ed i rel. Archi 3. Se ho ancora poligoni chiusi, ritorna ad. E AB D. Scelgo (ABC) ED 2. Rimuovo i nodi E 3. Non ho poligoni AB D S0=ABC S=DE

50 osservazioni I2 5/c -/- 3/d 2/d 3/- I 3/a 4/- -/b 6/b /- S=(,2,3,4,5,6) Si ottiene S(,2,6) S2(5,6) S3(2,3) S4(3,4,5) Ma S S4 mi forniscono S. Posso eliminare S2 ed S3? 6 -/a 5/c

51 osservazioni I2 5/c -/- 3/d 2/d 3/- 5/c I 3/a 4/- -/b 6/b /- -/a NO: infatti: I: S(26) (34-)S4 S2(56) (-) S S3(23) (4-) S4 S4(345) (-6) S I2: S(26) (5-5) S2,S4 S2(56) (35) S4 S3(23) (-3) S4,S3 S4(345) (323) S3 Se elimino S3, per i2 su S4 finisco in uno stato di non determinazione

52 Esercizi da fare a casa Determ la macchina a stati ridotti della macchina c.s. descritta dalla seguente tabella Metodo Ricorsivo E metodo Di P&U I 3/ 2/0 3/0 2/0 2/0 2/0 3/0 7/ I2 6/0 6/ 2/ 6/ 6/ 2/ 2/ 7/ I3 2/ 4/ 5/ 6/ 6/ 5/ 5/ 7/ I4 7/ 5/0 6/ 3/ 3/ 6/ 6/ 0/

53 Esercizi da fare a casa Determ la macchina a stati ridotti della macchina n.c.s. descritta dalla seguente tabella Metodo Ricorsivo E metodo Di P&U A B C D E I -/- -/- -/- /0 -/- D/0 I2 E/ E/0 I3 E/ C/0 I4 C/ / B/ -/- A/- -/- /- -/- -/- B/- -/- /- -/- A/-

54 Macchine Sincrone ) Macchine Asincrone Ingressi a livelli E per le macchine Sincrone? Posso avere ingressi a livelli per le MS sincr? I/u I2/u2 Non ho stati stabili q0 q Q2 Non è asincrona Che succede se ho I ed I2 a livelli?

55 Macchine Sincrone a livelli (modello teorico) I/u I2/u2 q0 q Q2 t0 lo stato è q0 t=to+ lo stato varia da q0 a q In PERETTO sincronismo con la variazione di I I2! Se ciò non accade, o sto ancora in q0 e applico I2, o sto gia in q2 ma applico I. SU (qo,i2) e (q,i) la macchina è non Specificata PER la macchina Sincrona si ipotizzano seuqenze impulsive di ingressi e particolari organi di memoria per lo schema di ritardo

56 Macchine a ingressi Impulsivi Sequenza di ingresso del tipo Base, impulso, base. N x >N b Ipotesi: per ciascun ingresso a livello, gli stati interni sono tutti stabili STATI STABILI per gli ingressi a livello STATI QUALSIASI per gli ingressi impulsivi MACCHINA SINCRONA o MACCHINA ASINCRONA a seconda delle proprietà della parte della tabella relativa agli ingressi impulsivi Per Macchine Asincrone, la durata dell impulso deve essere tale da garantirne l voluzione Per Macchine Sincrone, l impulso deve avere durata sufficiente a che avvenga la transizione al nuovo stato

57 Macchina Asincrona ad Ing. Impulsivi I0 Iimp I0 I02 I I2 I I 2 Q0 Q0 Q0 Q Q0 Q3 Q0 Q Q Q Q Q2 Q Q0 Q2 Q2 Q2 Q3 Q2 Q Q2 Q3 Q3 Q3 Q3 Q0 Q3 Q2

58 Macchina Sincrona ad Ing. Impulsivi I0 I imp I0 I02 I I2 Q0 Q0 Q0 Q Q3 Q Q Q Q2 Q0 Q2 Q2 Q2 Q3 Q Q3 Q3 Q3 Q0 Q2

59 LIP LOP RS ABILITATO A=0 A= u Q0 Q0 Q0 - Q0 Q0 Q - Q0 0 Q Q Q - Q Q Q - Q0 0

60 lip lop D Se a = e D=0 D Memorizza 0 Se a = e D = Memorizza a. Latch S S0 ad S0 0 S0 S 0 S0 S 0 ad S S S S S0 0

61 lip lop D ad R ad S = = Se pongo ad a p + = ad p a ad ad ad a ad a a D a ad D a ad ad ad p p p p p p p p + = = = + + = + = ) ( ) ( ) ( Implicanti già compresi

62 D con RS fondamentale

63 D a variazione sul fronte Il flip flop edge triggered acquisisce il segnale di posizionamento da D solo all atto delle variazione 0 (fronte di salita) opp 0 (fronte di discesa) di D ingressi A D 0-0 uscite p 0

64 D edge triggered (flusso) D A=0 A= A 0 0 D

65 lip lop JK A= S kj S0 S0 0 S S 0 S0 S S S S0 S0 k=ka j=ja Si comporta Come T Si comporta come RS

66 lip lop JK (2) S0 S0 S S S S0 S S S0 S0 0 0 kj S kj p JA A K JA A K j k p p p p p p p + + = + + = + = ) (

67 lip lop JK (2) ) ( ) ( ; A K JA A K JA R S KA JA R S p p p p p p p p + + = = + = = = Set, reset pre-caricano uno stato Iniziale al flip/flop

68 Master Slave S R S R M S R S c c Master acquisisce Slave porta in uscita

69 Master Slave

70 Esempi di lip lop RS D T JK fondamentale fondamentale Sincrono fondamentale Abilitato Impulsivo Impulsivo Impulsivo Impulsivo Edge Triggered A comm. Del fronte A comm. Del fronte d ab. A comm. Del fronte d ab. Master Slave, Latch,, Misti

Minimizzazione degli stati di reti sequenziali asincrone (RSA) / sincrone (RSS)

Minimizzazione degli stati di reti sequenziali asincrone (RSA) / sincrone (RSS) Minimizzazione degli stati di reti sequenziali asincrone (RSA) / sincrone (RSS) Problema: Data una tabella di flusso (TdF) contraddistinta da un numero arbitrario N di stati s 1, s 2,, s N, individuare

Dettagli

Automa a Stati Finiti (ASF)

Automa a Stati Finiti (ASF) Automa a Stati Finiti (ASF) E una prima astrazione di macchina dotata di memoria che esegue algoritmi Introduce il concetto fondamentale di STATO che informalmente può essere definito come una particolare

Dettagli

Macchine sequenziali. Automa a Stati Finiti (ASF)

Macchine sequenziali. Automa a Stati Finiti (ASF) Corso di Calcolatori Elettronici I Macchine sequenziali Prof. Roberto Canonico Università degli Studi di Napoli Federico II Dipartimento di Ingegneria Elettrica e delle Tecnologie dell Informazione Corso

Dettagli

Macchine sincrone. In teoria. Solo un modello teorico NON ESISTE NELLA PRATICA

Macchine sincrone. In teoria. Solo un modello teorico NON ESISTE NELLA PRATICA Macchine sincrone In teoria Sono macchine non asincrone (non per ogni variazione dell input si finisce in uno stato stabile) Variazioni dello stato e dell ingresso dovrebbero verificarsi in perfetto sincronismo

Dettagli

Corso di Reti Logiche

Corso di Reti Logiche Corso di Reti Logiche Minimizzazione degli Stati nelle Macchine Sequenziali Dipartimento di Informatica e Sistemistica Università Degli Studi di Napoli Federico II 1 Le Macchine o Automi E necessario individuare

Dettagli

AB=AB. Porte logiche elementari. Livello fisico. Universalità delle porte NAND. Elementi di memoria: flip-flop e registri AA= A. Porta NAND.

AB=AB. Porte logiche elementari. Livello fisico. Universalità delle porte NAND. Elementi di memoria: flip-flop e registri AA= A. Porta NAND. 1 Elementi di memoria: flip-flop e registri Porte logiche elementari CORSO DI CALCOLATORI ELETTRONICI I CdL Ingegneria Biomedica (A-I) DIS - Università degli Studi di Napoli Federico II Livello fisico

Dettagli

Macchine sequenziali

Macchine sequenziali Corso di Calcolatori Elettronici I A.A. 2010-2011 Macchine sequenziali Lezione 14 Università degli Studi di Napoli Federico II Facoltà di Ingegneria Automa a Stati Finiti (ASF) E una prima astrazione di

Dettagli

Calcolatori Elettronici Lezione 4 Reti Sequenziali Asincrone

Calcolatori Elettronici Lezione 4 Reti Sequenziali Asincrone Calcolatori Elettronici Lezione 4 Reti Sequenziali Asincrone Ing. Gestionale e delle Telecomunicazioni A.A. 2007/08 Gabriele Cecchetti Reti Sequenziali Asincrone Sommario: Definizione Condizioni di pilotaggio

Dettagli

I Indice. Prefazione. Capitolo 1 Introduzione 1

I Indice. Prefazione. Capitolo 1 Introduzione 1 I Indice Prefazione xi Capitolo 1 Introduzione 1 Capitolo 2 Algebra di Boole e di commutazione 7 2.1 Algebra di Boole.......................... 7 2.1.1 Proprietà dell algebra.................... 9 2.2

Dettagli

I Bistabili. Maurizio Palesi. Maurizio Palesi 1

I Bistabili. Maurizio Palesi. Maurizio Palesi 1 I Bistabili Maurizio Palesi Maurizio Palesi 1 Sistemi digitali Si possono distinguere due classi di sistemi digitali Sistemi combinatori Il valore delle uscite al generico istante t* dipende solo dal valore

Dettagli

Capitolo 6. Reti asincrone. Elaborazione asincrona Procedimenti di sintesi e analisi Memorie binarie

Capitolo 6. Reti asincrone. Elaborazione asincrona Procedimenti di sintesi e analisi Memorie binarie apitolo 6 Reti asincrone Elaborazione asincrona Procedimenti di sintesi e analisi Memorie binarie Reti sequenziali asincrone (comportamento) Elaborazione asincrona - Ogni nuovo ingresso determina: una

Dettagli

Corso di Calcolatori Elettronici I Elementi di memoria ing. Alessandro Cilardo

Corso di Calcolatori Elettronici I Elementi di memoria ing. Alessandro Cilardo orso di alcolatori Elettronici I Elementi di memoria ing. Alessandro ilardo orso di Laurea in Ingegneria Biomedica Reti logiche con memoria In molte situazioni è necessario progettare reti logiche sequenziali,

Dettagli

Università degli Studi di Cassino

Università degli Studi di Cassino di assino orso di alcolatori Elettronici I Elementi di memoria e registri Anno Accademico 27/28 Francesco Tortorella Elementi di memoria Nella realizzazione di un sistema digitale è necessario utilizzare

Dettagli

Flip flop: tempificazione latch ed edge-triggered

Flip flop: tempificazione latch ed edge-triggered Corso di Calcolatori Elettronici I A.A. 2010-2011 Flip flop: tempificazione latch ed edge-triggered Lezione 23-26 Università degli Studi di Napoli Federico II Facoltà di Ingegneria I flip flop - 1 Generalità

Dettagli

Circuiti sequenziali

Circuiti sequenziali Circuiti sequenziali - I circuiti sequenziali sono caratterizzati dal fatto che, in un dato istante tn+1 le uscite dipendono dai livelli logici di ingresso nell'istante tn+1 ma anche dagli stati assunti

Dettagli

Esercizi sulle Reti Sequenziali Sincronizzate

Esercizi sulle Reti Sequenziali Sincronizzate Esercizi sulle Reti Sequenziali Sincronizzate Corso di Laurea di Ing. Gestionale e di Ing. delle Telecomunicazioni A.A. 27-28 1. Disegnare il grafo di stato di una RSS di Moore avente tre ingressi A, B,

Dettagli

Livello logico digitale

Livello logico digitale Livello logico digitale circuiti combinatori di base e circuiti sequenziali Half Adder - Semisommatore Ingresso 2 bit, uscita 2 bit A+ B= ------ C S C=AB S=AB + AB=A B A B In Out HA A B C S S HA A C S

Dettagli

Esercizi Logica Digitale,Circuiti e Bus

Esercizi Logica Digitale,Circuiti e Bus Esercizi Logica Digitale,Circuiti e Bus Alessandro A. Nacci alessandro.nacci@polimi.it ACSO 214/214 1 2 Esercizio 1 Si consideri la funzione booleana di 3 variabili G(a,b, c) espressa dall equazione seguente:

Dettagli

Fondamenti di informatica II 1. Sintesi di reti logiche sequenziali

Fondamenti di informatica II 1. Sintesi di reti logiche sequenziali Titolo lezione Fondamenti di informatica II 1 Sintesi di reti logiche sequenziali Reti combinatorie e sequenziali Fondamenti di informatica II 2 Due sono le tipologie di reti logiche che studiamo Reti

Dettagli

Reti Sequenziali. Reti Sequenziali. Corso di Architetture degli Elaboratori

Reti Sequenziali. Reti Sequenziali. Corso di Architetture degli Elaboratori Reti Sequenziali Reti Sequenziali Corso di Architetture degli Elaboratori Caratteristiche 1 Caratteristiche delle reti sequenziali Reti combinatorie: il valore in uscita è funzione (con il ritardo indotto

Dettagli

(competenze digitali) CIRCUITI SEQUENZIALI

(competenze digitali) CIRCUITI SEQUENZIALI LICEO Scientifico LICEO Scientifico Tecnologico LICEO delle Scienze Umane ITIS (Meccanica, Meccatronica e Energia- Elettronica ed Elettrotecnica Informatica e Telecomunicazioni) ITIS Serale (Meccanica,

Dettagli

Flip-flop Macchine sequenziali

Flip-flop Macchine sequenziali Flip-flop Macchine sequenziali Introduzione I circuiti digitali possono essere così classificati Circuiti combinatori Il valore delle uscite ad un determinato istante dipende unicamente dal valore degli

Dettagli

Sintesi di circuiti sequenziali

Sintesi di circuiti sequenziali Corso di Lezione 2 Sintesi di circuiti sequenziali Federico Pedersini Laboratorio di Dipartimento di nformatica Università degli Studi di Milano Riferimenti bibliografici: F. Fummi, M. Sami, C. Silvano,

Dettagli

Reti Logiche 1. Prof. B. Buttarazzi A.A. 2009/2010. Elementi di memoria

Reti Logiche 1. Prof. B. Buttarazzi A.A. 2009/2010. Elementi di memoria Reti Logiche 1 Prof. B. Buttarazzi A.A. 2009/2010 Elementi di memoria Sommario Elementi di memoria LATCH FLIP-FLOP 25/06/2010 Corso di Reti Logiche 2009/10 2 Elementi di memoria I circuiti elettronici

Dettagli

Reti sequenziali asincrone

Reti sequenziali asincrone Reti sequenziali asincrone Esercizio Una rete sequenziale asincrona è caratterizzata da due segnali di ingresso (E, X) e da un segnale di uscita (Z). I segnali di ingresso non variano mai contemporaneamente,

Dettagli

Introduzione. Sintesi Sequenziale Sincrona. Modello del circuito sequenziale. Progetto e strumenti. Il modello di un circuito sincrono può essere

Introduzione. Sintesi Sequenziale Sincrona. Modello del circuito sequenziale. Progetto e strumenti. Il modello di un circuito sincrono può essere Sintesi Sequenziale Sincrona Sintesi Comportamentale di reti Sequenziali Sincrone di Macchine Senza Processo di Ottimizzate a Livello Comportamentale Sintesi comportamentale e architettura generale Diagramma

Dettagli

Calcolatori Elettronici T. Complementi ed Esercizi di Reti Logiche

Calcolatori Elettronici T. Complementi ed Esercizi di Reti Logiche Calcolatori Elettronici T Complementi ed Esercizi di Reti Logiche Introduzione Reti Logiche: sintesi mediante approccio formale Specifiche del Problema Grafo degli Stati Tabella di Flusso Tabella delle

Dettagli

Calcolatori Elettronici

Calcolatori Elettronici Esercitazione 2 I Flip Flop 1. ual è la differenza tra un latch asincrono e un Flip Flop? a. Il latch è abilitato da un segnale di clock b. Il latch ha gli ingressi asincroni perché questi ultimi controllano

Dettagli

Sintesi di Reti Sequenziali Sincrone

Sintesi di Reti Sequenziali Sincrone Sintesi di Reti Sequenziali Sincrone Maurizio Palesi Maurizio Palesi 1 Macchina Sequenziale Una macchina sequenziale è definita dalla quintupla (I,U,S,δ,λ ) dove: I è l insieme finito dei simboli d ingresso

Dettagli

Macchine sequenziali sincrone. Macchine sincrone

Macchine sequenziali sincrone. Macchine sincrone Corso di Calcolatori Elettronici I A.A. 2010-2011 Macchine sequenziali sincrone Lezione 27 Prof. Roberto Canonico Università degli Studi di Napoli Federico II Facoltà di Ingegneria Corso di Laurea in Ingegneria

Dettagli

LATCH E FLIP-FLOP PREMESSA

LATCH E FLIP-FLOP PREMESSA LATCH E FLIP-FLOP PREMESSA I latch e i flip flop sono circuiti digitali sequenziali che hanno il compito di memorizzare un bit. Un circuito digitale si dice sequenziale se l'uscita dipende dagli ingressi

Dettagli

Modelli per le macchine digitali

Modelli per le macchine digitali Reti sequenziali Modelli per le macchine digitali Ingressi Uscite i(t 0 ) i(t n ) MACCHINA DIGITALE u(t 0 ) u(t n ) TEMPO In generale l uscita di una macchina in un certo istante temporale dipenderà dalla

Dettagli

Gli elementi di memoria: i bistabili I registri. Mariagiovanna Sami Corso di reti Logiche 8 Anno

Gli elementi di memoria: i bistabili I registri. Mariagiovanna Sami Corso di reti Logiche 8 Anno Gli elementi di memoria: i bistabili I registri Mariagiovanna Sami Corso di reti Logiche 8 Anno 2007-08 08 Circuiti sequenziali Nei circuiti sequenziali il valore delle uscite in un dato istante dipende

Dettagli

Circuiti sequenziali

Circuiti sequenziali Circuiti sequenziali Docente teoria: prof. Federico Pedersini (https://homes.di.unimi.it/pedersini/ae-inf.html) Docente laboratorio: Matteo Re (https://homes.di.unimi.it/re/arch1-lab-2015-201.html) Sito

Dettagli

Reti Logiche T. Esercizi reti sequenziali sincrone

Reti Logiche T. Esercizi reti sequenziali sincrone Reti Logiche T Esercizi reti sequenziali sincrone ESERCIZIO N. Si esegua la sintesi di una rete sequenziale sincrona caratterizzata da un unico segnale di ingresso (X) e da un unico segnale di uscita (Z),

Dettagli

LATCH E FLIP-FLOP PREMESSA

LATCH E FLIP-FLOP PREMESSA LATCH E FLIP-FLOP PREMESSA I latch e i flip flop sono circuiti digitali sequenziali che hanno il compito di memorizzare un bit. Un circuito digitale si dice sequenziale se l'uscita dipende dagli ingressi

Dettagli

Capitolo 3. Modelli. Macchine combinatorie Macchine sequenziali asincrone sincrone

Capitolo 3. Modelli. Macchine combinatorie Macchine sequenziali asincrone sincrone Capitolo 3 Modelli Macchine combinatorie Macchine sequenziali asincrone sincrone Il modello del blocco o scatola nera i I: alfabeto di ingresso u U: alfabeto di uscita ingresso dei dati i F u uscita dei

Dettagli

Esercitazioni di Reti Logiche. Lezione 5

Esercitazioni di Reti Logiche. Lezione 5 Esercitazioni di Reti Logiche Lezione 5 Circuiti Sequenziali Zeynep KIZILTAN zeynep@cs.unibo.it Argomenti Circuiti sequenziali Flip-flop D, JK Analisi dei circuiti sequenziali Progettazione dei circuiti

Dettagli

Esercizi vari con soluzione

Esercizi vari con soluzione Esercii vari con soluione Esercii RC. Eserciio Data la seguente mappa: x 3 x 2 x x - - - - - -. indicare e classificare tutti gli implicanti principali; 2. trovare tutte le possibili liste di copertura

Dettagli

Calcolatori Elettronici Prof. Ing. Fabio Roli

Calcolatori Elettronici Prof. Ing. Fabio Roli Calcolatori Elettronici Prof. Ing. Fabio Roli Corso di Laurea in Ingegneria Elettronica Capitolo 2 Reti Logiche Fonti principali: Appunti del Docente; Stallings, W., "Architettura e organizzazione dei

Dettagli

Reti logiche (2) Circuiti sequenziali

Reti logiche (2) Circuiti sequenziali Reti logiche (2) Circuiti sequenziali 1 Un ripasso Algebra booleana: operatori, postulati, identità, operatori funzionalmente completi Circuiti combinatori: tabelle di verità, porte logiche Decodificatore

Dettagli

Esercizio 1. Utilizzare FF di tipo D (come ovvio dalla figura, sensibili al fronte di discesa del clock). Progettare il circuito con un PLA.

Esercizio 1. Utilizzare FF di tipo D (come ovvio dalla figura, sensibili al fronte di discesa del clock). Progettare il circuito con un PLA. a Esercizio 1. Sintetizzare un circuito sequenziale sincrono in base alle specifiche temporali riportate nel seguito. Il circuito riceve in input solo il segnale di temporizzazione (CK) e produce tre uscite,

Dettagli

Università degli Studi di Cassino e del Lazio Meridionale Corso di Calcolatori Elettronici Elementi di memoria e Registri

Università degli Studi di Cassino e del Lazio Meridionale Corso di Calcolatori Elettronici Elementi di memoria e Registri di assino e del Lazio Meridionale orso di alcolatori Elettronici Elementi di memoria e Registri Anno Accademico Francesco Tortorella Elementi di memoria Nella realizzazione di un sistema digitale è necessario

Dettagli

Registri. «a2» 2013.11.11 --- Copyright Daniele Giacomini -- appunti2@gmail.com http://informaticalibera.net

Registri. «a2» 2013.11.11 --- Copyright Daniele Giacomini -- appunti2@gmail.com http://informaticalibera.net «a2» 2013.11.11 --- Copyright Daniele Giacomini -- appunti2@gmail.com http://informaticalibera.net Registri Registri semplici....................................... 1823 Registri a scorrimento..................................

Dettagli

I bistabili ed il register file

I bistabili ed il register file I bistabili ed il register file Prof. Alberto Borghese ipartimento di Scienze dell Informazione borghese@dsi.unimi.it Università degli Studi di Milano 1/32 Sommario I problemi dei latch trasparenti sincroni

Dettagli

Calcolatori Elettronici Prof. Ing. Gian Luca Marcialis. Algebra booleana. Operatori logici di base P AND Q = P Q

Calcolatori Elettronici Prof. Ing. Gian Luca Marcialis. Algebra booleana. Operatori logici di base P AND Q = P Q Calcolatori Elettronici Prof. Ing. Gian Luca Marcialis Corso di Laurea in Ingegneria Elettronica Capitolo 2 Reti Logiche Fonti principali: Appunti del Docente; Stallings, W., "Architettura e organizzazione

Dettagli

Reti sequenziali. Nord

Reti sequenziali. Nord Reti sequenziali Nord Ovest Est Semaforo a due stati verde/rosso Sud Vogliamo definire un circuito di controllo per produrre due segnali NS ed EO in modo che: Se NS è on allora il semaforo è verde nella

Dettagli

Calcolatori Elettronici A a.a. 2008/2009

Calcolatori Elettronici A a.a. 2008/2009 Calcolatori Elettronici A a.a. 2008/2009 RETI LOGICHE: RETI SEUENZIALI Massimiliano Giacomin 1 LIMITI DELLE RETI COMBINATORIE e RETI SEUENZIALI Le reti combinatorie sono senza retroazione: il segnale di

Dettagli

Compito A. Esercizio 1 (13 punti) Minimizzare l automa descritto dalla seguente tabella degli stati

Compito A. Esercizio 1 (13 punti) Minimizzare l automa descritto dalla seguente tabella degli stati Compito A Esercizio 1 (13 punti) Minimizzare l automa descritto dalla seguente tabella degli stati stato/input x=0 x=1 A B/0 A/0 B C/0 A/0 C B/0 D/1 D B/0 E/0 E B/0 D/1 Esercizio 2. (17 punti) Realizzare

Dettagli

Circuiti sincroni Circuiti sequenziali: i bistabili

Circuiti sincroni Circuiti sequenziali: i bistabili Architettura degli Elaboratori e delle Reti Lezione 8 Circuiti sincroni Circuiti sequenziali: i bistabili Proff. A. Borghese, F. Pedersini ipartimento di Scienze dell Informazione Università degli Studi

Dettagli

Esercizio 4.3. Esercizio 4.4

Esercizio 4.3. Esercizio 4.4 4 Esercizio 4.3 La rete di Figura 4.1 del testo è un latch realizzato con porte NOR. Sostituendo le porte NOR con porte NAND si ottiene la rete di Figura 4.1. Figura 4.1 Rete dell Esercizio 4.3. Nella

Dettagli

I CONTATORI. Definizioni

I CONTATORI. Definizioni I CONTATORI Definizioni. I contatori sono dispositivi costituiti da uno o più flip-flop collegati fra loro in modo da effettuare il conteggio di impulsi applicati in ingresso. In pratica, i flip-flop,

Dettagli

2 storage mechanisms positive feedback charge-based

2 storage mechanisms positive feedback charge-based Sequential Logic Inputs Current State COMBINATIONAL LOGIC Registers Outputs Next state CLK 2 storage mechanisms positive feedback charge-based Positive Feedback: Bi-Stability V i V o = V i 2 V o2 V o2

Dettagli

Cenni alle reti logiche. Luigi Palopoli

Cenni alle reti logiche. Luigi Palopoli Cenni alle reti logiche Luigi Palopoli Reti con reazione e memoria Le funzioni logiche e le relative reti di implementazione visto fino ad ora sono note come reti combinatorie Le reti combinatorie non

Dettagli

Sintesi di Reti sequenziali Sincrone

Sintesi di Reti sequenziali Sincrone Sintesi di Reti sequenziali Sincrone alcolatori ElettroniciIngegneria Telematica Sintesi di Reti Sequenziali Sincrone na macchina sequenziale è definita dalla quintupla δ, λ) dove: I è l insieme finito

Dettagli

FONDAMENTI DI INFORMATICA Lezione n. 7. Esercizi di progetto di circuiti sequenziali

FONDAMENTI DI INFORMATICA Lezione n. 7. Esercizi di progetto di circuiti sequenziali FONDAMENTI DI INFORMATICA Lezione n. 7 Esercizi di progetto di circuiti sequenziali 1 / 17 RIEPILOGO TEORICO CIRCUITI SEQUENZIALI: le uscite dipendono non solo dagli ingressi, ma anche dallo stato interno

Dettagli

Introduzione - Modello. Introduzione - progetto e strumenti

Introduzione - Modello. Introduzione - progetto e strumenti intesi equenziale incrona intesi Comportamentale di reti equenziali incrone di Macchine enza Processo di Ottimizzate a Livello Comportamentale Introduzione intesi comportamentale e architettura generale

Dettagli

Sintesi Sequenziale Sincrona. Mariagiovanna Sami Corso di reti Logiche 8 Anno

Sintesi Sequenziale Sincrona. Mariagiovanna Sami Corso di reti Logiche 8 Anno Sintesi Sequenziale Sincrona Mariagiovanna Sami Corso di reti Logiche 8 Anno 2007-2007- Introduzione Le uscite di un circuito sequenziale in un dato istante di tempo t dipendono: Dalla condizione iniziale

Dettagli

Sintesi Sequenziale Sincrona Sintesi Comportamentale di reti Sequenziali Sincrone

Sintesi Sequenziale Sincrona Sintesi Comportamentale di reti Sequenziali Sincrone Sintesi Sequenziale Sincrona Sintesi Comportamentale di reti Sequenziali Sincrone Il problema dell assegnamento degli stati versione del 9/1/03 Sintesi: Assegnamento degli stati La riduzione del numero

Dettagli

Elettronica Sistemi Digitali 09. Flip-Flop

Elettronica Sistemi Digitali 09. Flip-Flop Elettronica Sistemi igitali 09. Flip-Flop Roberto Roncella Flip-flop e loro applicazioni Reti sequenziali elementari (6) L'elemento bistabile Latch o flip-flop trasparenti Temporizzazione dei flip-flop

Dettagli

Circuiti sequenziali e latch

Circuiti sequenziali e latch Circuiti sequenziali e latch Prof. Alberto Borghese Dipartimento di Scienze dell Informazione borghese@dsi.unimi.it Università degli Studi di Milano A.A. 23-24 /27 Sommario Circuiti sequenziali Latch asincroni

Dettagli

Flip-flop e loro applicazioni

Flip-flop e loro applicazioni Flip-flop e loro applicazioni Reti sequenziali elementari (6) L'elemento bistabile Latch o flip-flop trasparenti Temporizzazione dei flip-flop trasparenti Architettura master-slave Flip-flop non trasparenti

Dettagli

CONTATORI ASINCRONI. Fig. 1

CONTATORI ASINCRONI. Fig. 1 CONTATORI ASINCRONI Consideriamo di utilizzare tre Flip Flop J K secondo lo schema seguente: VCC Fig. 1 Notiamo subito che tuttigli ingressi J K sono collegati alle Vcc cioe allo stato logico 1, questo

Dettagli

Campionamento e memoria. Sommario. Sommario. M. Favalli

Campionamento e memoria. Sommario. Sommario. M. Favalli Sommario Campionamento e memoria M. Favalli Engineering epartment in Ferrara 2 Latch di tipo 3 Sommario (ENIF) Analisiesintesideicircuitidigitali / 29 (ENIF) Analisiesintesideicircuitidigitali 2 / 29 2

Dettagli

Esercitazione di Calcolatori Elettronici Ing. Battista Biggio. Corso di Laurea in Ingegneria Elettronica. Esercitazione 1 (Capitolo 2) Reti Logiche

Esercitazione di Calcolatori Elettronici Ing. Battista Biggio. Corso di Laurea in Ingegneria Elettronica. Esercitazione 1 (Capitolo 2) Reti Logiche Esercitazione di Calcolatori Elettronici Ing. Battista Biggio Corso di Laurea in Ingegneria Elettronica Esercitazione 1 (Capitolo 2) Reti Logiche Sommario Mappe di Karnaugh Analisi e sintesi di reti combinatorie

Dettagli

Reti Logiche Appello del 1 marzo 2011

Reti Logiche Appello del 1 marzo 2011 Politecnico di Milano Dipartimento di Elettronica e Informazione prof.ssa Anna Antola prof. Fabrizio Ferrandi prof.ssa Cristiana Bolchini Esercizio n. 1 Si consideri la macchina sequenziale sincrona a

Dettagli

Verifica di Sistemi. 2. Il latch SR a porte NOR non accetta la condizione: a. S=0, R=0 b. S=1, R=1 c. S=0, R=1 d. S=1, R=0

Verifica di Sistemi. 2. Il latch SR a porte NOR non accetta la condizione: a. S=0, R=0 b. S=1, R=1 c. S=0, R=1 d. S=1, R=0 Verifica di Sistemi 1.Qual è la differenza tra un latch asincrono e un Flip Flop? a. Il latch è abilitato da un segnale di clock b. Il latch ha gli ingressi asincroni perché questi ultimi controllano direttamente

Dettagli

Circuiti sequenziali. Gli elementi di memoria: i bistabili I registri. Circuiti sequenziali e bistabili. Bistabili: : classificazione

Circuiti sequenziali. Gli elementi di memoria: i bistabili I registri. Circuiti sequenziali e bistabili. Bistabili: : classificazione ircuiti sequenziali Gli elementi di memoria: i bistabili I registri Nei circuiti sequenziali il valore delle uscite in un determinato istante dipende sia dal valore degli ingressi in quello stesso istante

Dettagli

Calcolatori Elettronici T. Complementi ed Esercizi di Reti Logiche

Calcolatori Elettronici T. Complementi ed Esercizi di Reti Logiche Calcolatori Elettronici T Complementi ed Esercizi di Reti Logiche Stefano Mattoccia Ricevimento : su appuntamento via email Telefono : 051 2093860 Email : stefano.mattoccia@unibo.it Web : www.vision.deis.unibo.it/smatt

Dettagli

Flip-flop, registri, la macchina a stati finiti

Flip-flop, registri, la macchina a stati finiti Architettura degli Elaboratori e delle Reti Lezione 9 Flip-flop, registri, la macchina a stati finiti Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell nformazione Università degli Studi di

Dettagli

Antonio D'Amore I CIRCUITI DI COMMUTAZIONE

Antonio D'Amore I CIRCUITI DI COMMUTAZIONE Antonio D'Amore I CIRCUITI DI COMMUTAZIONE INDICE CAPITOLO I - SISTEMI DI NUMERAZIONE E CODICI 1.1) Sistema di numerazione decimale. 1 1.2) Sistemi di numerazione a base qualsiasi. 1 1.3) Conversione tra

Dettagli

Reti sequenziali sincrone

Reti sequenziali sincrone Reti sequenziali sincrone Un approccio strutturato (7.1-7.3, 7.5-7.6) Modelli di reti sincrone Analisi di reti sincrone Descrizioni e sintesi di reti sequenziali sincrone Sintesi con flip-flop D, DE, T

Dettagli

2.3.3 Cammini ottimi nei grafi senza circuiti

2.3.3 Cammini ottimi nei grafi senza circuiti .. Cammini ottimi nei grafi senza circuiti Sia un grafo G = (N, A) orientato senza circuiti e una funzione di costo che assegna un valore c ij R ad ogni arco (i, j) A circuito Proprietà I nodi di un grafo

Dettagli

Circuiti sequenziali e elementi di memoria

Circuiti sequenziali e elementi di memoria Il Livello Logicoigitale I circuiti sequenziali Corso ACSO prof. Cristina SILVANO Politecnico di Milano Sommario Circuiti sequenziali e elementi di memoria Bistabile SR asincrono Temporizzazione e clock

Dettagli

LOGICA SEQUENZIALE. Un blocco di logica puramente combinatoria è un. blocco con N variabili di ingresso e M variabili di uscita

LOGICA SEQUENZIALE. Un blocco di logica puramente combinatoria è un. blocco con N variabili di ingresso e M variabili di uscita LOGICA SEQUENZIALE Logica combinatoria Un blocco di logica puramente combinatoria è un blocco con N variabili di ingresso e M variabili di uscita che sono funzione (booleana) degli ingressi in un certo

Dettagli

Reti sequenziali. Esempio di rete sequenziale: distributore automatico.

Reti sequenziali. Esempio di rete sequenziale: distributore automatico. Reti sequenziali 1 Reti sequenziali Nelle RETI COMBINATORIE il valore logico delle variabili di uscita, in un dato istante, è funzione solo dei valori delle variabili di ingresso in quello stesso istante.

Dettagli

Introduzione ai microcontrollori

Introduzione ai microcontrollori Introduzione ai microcontrollori L elettronica digitale nasce nel 1946 con il primo calcolatore elettronico digitale denominato ENIAC e composto esclusivamente di circuiti a valvole, anche se negli anni

Dettagli

Algebra di Boole. Tavole di verità. Fondamenti di Informatica Algebra di Boole. Si basa su tre operazioni logiche: AND (*) OR (+) NOT (!

Algebra di Boole. Tavole di verità. Fondamenti di Informatica Algebra di Boole. Si basa su tre operazioni logiche: AND (*) OR (+) NOT (! Fondamenti di Informatica Algebra di Boole Prof.ssa Enrica Gentile Informatica e Comunicazione Digitale a.a. 2-22 Algebra di Boole Si basa su tre operazioni logiche: AND (*) OR () NOT (!) Gli operandi

Dettagli

Circuiti sequenziali: macchine a stati finiti

Circuiti sequenziali: macchine a stati finiti Architettura degli Elaboratori e delle Reti Lezione 9 Circuiti sequenziali: macchine a stati finiti Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell nformazione Università degli Studi di Milano

Dettagli

PSPICE Circuiti sequenziali principali

PSPICE Circuiti sequenziali principali PSPICE Circuiti sequenziali principali Davide Piccolo Riccardo de Asmundis Elaboratori 1 Circuiti Sequenziali Tutti i circuiti visti fino ad ora erano circuiti combinatori, ossia circuiti in cui lo stato

Dettagli

RIDUZIONE DEL NUMERO DI STATI DI UN AUTOMA

RIDUZIONE DEL NUMERO DI STATI DI UN AUTOMA RIDUZIONE DEL NUMERO DI STATI DI UN AUTOMA Il numero degli stati di un automa può risultare elevato, perché l insieme stesso degli stati può essere ridondante, in quanto vi possono essere più stati che

Dettagli

Controllo Remoto tramite Telefono Cellulare

Controllo Remoto tramite Telefono Cellulare I.T.I. Modesto PANETTI B A R I Via Re David, 186-70125 BARI 080-542.54.12 - Fax 080-542.64.32 Internet http://www.itispanetti.it email : BATF05000C@istruzione.it A.S. 2009/2010 LABORATORIO DI TELECOMUNICAZIONI

Dettagli

Introduzione ai grafi. Introduzione ai grafi p. 1/2

Introduzione ai grafi. Introduzione ai grafi p. 1/2 Introduzione ai grafi Introduzione ai grafi p. 1/2 Grafi Un grafo G é costituito da una coppia di insiemi (V,A) dove V é detto insieme dei nodi e A é detto insieme di archi ed é un sottinsieme di tutte

Dettagli

Il problema della sintesi

Il problema della sintesi Il problema della sintesi Assegnata una qualsiasi funzione di variabili binarie, è possibile descriverla con una espressione contenente solo le operazioni eseguite dai gate? Algebre binarie Algebra binaria

Dettagli

x y z F x y z F 0 0 0 1 1 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 1 1 0 1 1 1 1 F = x z + y z + yz + xyz G = wyz + vw z + vwy + vwz + v w y z Sommario

x y z F x y z F 0 0 0 1 1 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 1 1 0 1 1 1 1 F = x z + y z + yz + xyz G = wyz + vw z + vwy + vwz + v w y z Sommario Esercitazione di Calcolatori Elettronici Prof. Gian Luca Corso di Laurea in Ingegneria Elettronica Sommario Mappe di Karnaugh Analisi e sintesi di reti combinatorie Analisi e sintesi di reti sequenziali

Dettagli

Domande di Reti Logiche compito del 29/1/2016

Domande di Reti Logiche compito del 29/1/2016 Domande di Reti Logiche compito del 29/1/2016 Barrare una sola risposta per ogni domanda Il punteggio finale è -1 (n. di risposte errate + n. domande lasciate in bianco Usare lo spazio bianco sul retro

Dettagli

Minimizzazione di Reti Logiche Combinatorie Multi-livello. livello

Minimizzazione di Reti Logiche Combinatorie Multi-livello. livello Minimizzazione di Reti Logiche Combinatorie Multi-livello livello Maurizio Palesi Maurizio Palesi 1 Introduzione I circuiti logici combinatori sono molto spesso realizzati come reti multi-livello di porte

Dettagli

Registri. Registri semplici

Registri. Registri semplici Registri Registri semplici........................................ 795 Registri a scorrimento................................... 797 Contatori asincroni con flip-flop T........................798 Contatori

Dettagli

Reti Logiche A Esame del 24 febbraio 2006

Reti Logiche A Esame del 24 febbraio 2006 Politecnico di Milano ipartimento di Elettronica e Informazione prof.ssa Anna Antola prof. Fabrizio Ferrandi prof.ssa Cristiana Bolchini Esercizio n. a) ata la seguente tabella di copertura: Reti Logiche

Dettagli

Architettura dei Calcolatori Reti Sequenziali Sincrone

Architettura dei Calcolatori Reti Sequenziali Sincrone Architettura dei Calcolatori Reti Sequenziali Sincrone Ing. dell Automazione A.A. 2011/12 Gabriele Cecchetti Reti Sequenziali Sincrone Sommario: Introduzione, tipi e definizione Condizioni per il corretto

Dettagli

Teoria degli Insiemi

Teoria degli Insiemi Teoria degli Insiemi Docente: Francesca Benanti Ottobre 2017 1 Teoria degli Insiemi La Teoria degli Insiemi è una branca della matematica creata alla fine del diciannovesimo secolo principalmente dal matematico

Dettagli

PROGETTO E VERIFICA DI UNA RETE LOGICA SEQUENZIALE ASINCRONA CON PORTE LOGICHE. REALIZZAZIONE DELLA STESSA CON LATCH SR E D, ECON FLIP-FLOP JK.

PROGETTO E VERIFICA DI UNA RETE LOGICA SEQUENZIALE ASINCRONA CON PORTE LOGICHE. REALIZZAZIONE DELLA STESSA CON LATCH SR E D, ECON FLIP-FLOP JK. PROGETTO E VERIICA DI UNA RETE LOGICA SEQUENZIALE ASINCRONA CON PORTE LOGICHE. REALIZZAZIONE DELLA STESSA CON LATCH SR E D, ECON LIP-LOP JK. Definizione della funzione logica Ci proponiamo la realizzazione

Dettagli

Prova d esame di Reti Logiche T 10 Giugno 2016

Prova d esame di Reti Logiche T 10 Giugno 2016 Prova d esame di Reti Logiche T 10 Giugno 2016 COGNOME:.. NOME:.. MATRICOLA: Si ricorda il divieto di utilizzare qualsiasi dispositivo elettronico (computer, tablet, smartphone,..) eccetto la calcolatrice,

Dettagli

Reti Logiche 1. Prof. B. Buttarazzi A.A. 2009/2010. Reti Sequenziali

Reti Logiche 1. Prof. B. Buttarazzi A.A. 2009/2010. Reti Sequenziali Reti Logiche Prof. B. Buttarazzi A.A. 29/2 Reti Sequenziali Sommario Analisi di Reti Sequenziali Sintesi di Reti Sequenziali Esercizi 3/6/2 Corso di Reti Logiche 29/ 2 Analisi di Reti Sequenziali Passare

Dettagli

Calcolatori Elettronici Gli Automi

Calcolatori Elettronici Gli Automi Calcolatori Elettronici Gli Automi Prof. Emiliano Casalicchio Agenda Automi fini: Metodi e modelli di descrizione Sintesi (Cenni) Ridondanza ed equivalenza (cenni) Modelli fisici re: sincrone Realizzazione

Dettagli

Sequential Logic. 2 storage mechanisms positive feedback charge-based. Inputs. Outputs COMBINATIONAL LOGIC. Current State. Next state.

Sequential Logic. 2 storage mechanisms positive feedback charge-based. Inputs. Outputs COMBINATIONAL LOGIC. Current State. Next state. Sequential Logic Inputs Current State COMBINATIONAL LOGIC Registers Outputs Next state CLK 2 storage mechanisms positive feedback charge-based ES-TLC 5/6 - F. ella Corte V o i i 2 2 5 5 V V o o V V 5 V

Dettagli

Elettronica dei Sistemi Digitali Registri di memoria CMOS e reti sequenziali

Elettronica dei Sistemi Digitali Registri di memoria CMOS e reti sequenziali Elettronica dei Sistemi igitali Registri di memoria CMOS e reti sequenziali Valentino Liberali ipartimento di Tecnologie dell Informazione Università di Milano, 263 Crema e-mail: liberali@dti.unimi.it

Dettagli

I CONTATORI SINCRONI

I CONTATORI SINCRONI I CONTATORI SINCRONI Premessa I contatori sincroni sono temporizzati in modo tale che tutti i Flip-Flop sono commutato ( triggerati ) nello stesso istante. Ciò si realizza collegando la linea del clock

Dettagli

Minimizzazione di Reti Logiche Combinatorie Multi-livello

Minimizzazione di Reti Logiche Combinatorie Multi-livello Minimizzazione di Reti Logiche Combinatorie Multi-livello Maurizio Palesi Maurizio Palesi 1 Introduzione I circuiti logici combinatori sono molto spesso realizzati come reti multi-livello di porte logiche

Dettagli

Circuiti sequenziali. Circuiti sequenziali e applicazioni

Circuiti sequenziali. Circuiti sequenziali e applicazioni Circuiti sequenziali Circuiti sequenziali e applicazioni Circuiti sequenziali Prima di poter parlare delle memorie è utile dare un accenno ai circuiti sequenziali. Per circuiti sequenziali intendiamo tutti

Dettagli