Adapted from J. Rabaey et al, Digital Integrated Circuits 2nd, 2003 Prentice Hall/Pearson a.a

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1 Registro statico master-slave slave Registro statico master-slave slave

2 Registro statico master-slave slave 1 memorizzazione: bistabile 3 Tsu Registro statico master-slave slave 1 4 Thold

3 Registro statico master-slave slave 1 5 T CK,Q 6 Schema con il pass-transistor (fig. 73) Possibilità di propagazione del dato dallo slave verso il master Minore area e potenza Schema con due latch identici (fig. 74) Più robusto rispetto allo skew T su + T CK,Q un po minore

4 Clock F and φ generation 7 - skew ps che NON produce malfunzionamento - T CK,PHI = 200 ps - Cin,CK = 18 ff -Si riduce lo skew (20-50 ps) -Si riduce T CK,PHI = 150 ps -ma maggiore area e potenza -Cin,CK = ff Registro dinamico master-slave slave PC2MOS NC2MOS 8 75

5 Registro dinamico master-slave slave PC2MOS-NC2MOS Tsu, D=L Tsu D=H 9 Registro dinamico master-slave slave 1 memorizzazione C Q1 Q1 Thold D=L se D=H dopo la commutazione del CK, per non avere errrore M2 deve essere OFF Thold D=H se D=L dopo la commutazione del CL, per non avere errore M1 deve essere OFF 10 M1 M2

6 Registro dinamico master-slave slave 1 memorizzazione C Q1 TCKQ,HL TCKQ,LH 11 Registro dinamico master-slave slave SPLITp-SPLITn SPLITn memorizzazione C Q1 12 MN 76

7 Registro dinamico TSPC memorizzazione C O1 13 single PC2MOS Latch ntspc1 O2 O1 Registro dinamico TSPC memorizzazione C O1 Tsu Dato = L carica O1 Tsu Dato =H scarica O1 (e verificare che la durata della fase bassa del clock assicuri la precarica di O2 ) 14 O2 O1

8 Registro dinamico TSPC memorizzazione C q1 Thold Dato =H carica O1 interrotta da M1 Thold Dato =L la tensione sul nodo O1 deve rimanere costante durante il transitorio di scarica di O2 15 M1 O1 O2 Registro dinamico TSPC memorizzazione C q1 TCKQ,LH scarica O2, carica Q0 TCKQ,HL scarica Q0 (O2 è già al valore di precarica) 16 O2 M1 O1

9 Latch TSPC2 a precarica durante F = 0 (memorizzazione) 17 V Y V out V z V net23 V X 18 V Clock V In V Out V X V net23 V Y V z

10 Stima Cin,clock: attenzione! 19 D= Vdd mentre nel periodo precedente assumo D=0 Cin,clock valutata durante la commutazione L-H del clock durante Clock = L Va1 = Vtp Vb1 = 0 VQ1 = Vdd VB2 = 0 MPck off (Vgs = Vtp) MNck off (Vgs =0) commutazione Clock L-H VA2= Vdd in HI in t=0+ Va1 = Vtp in HI Vb1 = 0 VQ1 = Vdd VB2 = 0 VA2= 0 MPck rimane off (Vgs=Vdd-Vtp) MNck off->on (Vgs=Vdd) Stima Cin,clock: attenzione! 20 D= 0 mentre nel periodo precedente assumo D=Vdd Cin,clock valutata durante la commutazione L-H del clock durante Clock = L Va1 = Vdd Vb1 = Vdd MPck on (Vgs = -Vdd) MNck off (Vg =0) commutazione Clock L-H VQ1 = 0 VB2=0 in HI VA2 = Vdd in t=0+ Va1 = Vdd Vb1 = Vdd in HI VQ1 = 0 VB2=0 VA2 = Vdd MPck on-> off (Vgs=0) MNck off->on (Vgs=Vdd)

11 Flip-Flop Flop Based Timing 21 φ Logic delay Skew Flip-flop delay Flip -flop Logic T SU φ = 0 T Clk-Q φ = 1 Representation after M. Horowitz, VLSI Circuits Flip-Flops Flops and Dynamic Logic Logic delay 22 T SU T SU T Clk-Q φ = 0 T Clk-Q φ = 1 φ = 0 φ = 1 Precharge Evaluate Logic delay Evaluate Precharge Flip-flops are not used with dynamic precharged logic

12 One-phase logic (F Section) 23 One-phase Logic (F( Section) 24