Input/Output (Cap. 7, Stallings)

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1 Input/Output (Cap. 7, Stallngs) Grande varetà d perferche gestscono quanttà d dat dfferent a veloctà dverse n format dvers Tutt pù lent della CPU e della RAM Necesstà d avere modul d I/O Archtettura degl elaborator -1 Pagna 291 Modul d Input/Output S nterfaccano con CPU e Memora Una o pù perferche Archtettura degl elaborator -1 Pagna 292 Archtettura degl elaborator - seconda parte - A. Sperdut

2 Dspostv Estern Comprensbl dall uomo vdeo, stampante, tastera Comprensbl dalla macchna Montoraggo e controllo Comuncazone Modem Rete [Network Interface Card (NIC)] Archtettura degl elaborator -1 Pagna 293 Schema d dspostvo esterno Archtettura degl elaborator -1 Pagna 294 Archtettura degl elaborator - seconda parte - A. Sperdut

3 Funzon del modulo I/O Controllo & Temporzzazone Comuncazone con CPU Comuncazone con dspostv Bufferng de dat Rlevazone degl error Archtettura degl elaborator -1 Pagna 295 Pass d I/O (versone semplfcata) CPU nterroga l modulo I/O sullo stato del dspostvo connesso Il modulo I/O resttusce lo stato del dspostvo Se dspostvo pronto a trasmettere, CPU rchede l trasfermento de dat, tramte comando a modulo I/O Il modulo I/O ottene una untà d dat dal dspostvo esterno Il modulo I/O trasfersce dat alla CPU Archtettura degl elaborator -1 Pagna 296 Archtettura degl elaborator - seconda parte - A. Sperdut

4 Dagramma modulo I/O Archtettura degl elaborator -1 Pagna 297 Caratterstche modulo I/O Nascondere o rvelare le propretà del dspostvo alla CPU Supportare dspostv sngol o multpl Controllare le funzon del dspostvo o lascare l controllo alla CPU Caratterstche Sstema Operatvo Ad esempo, Unx tratta tutto quello che può come se fosse un fle Archtettura degl elaborator -1 Pagna 298 Archtettura degl elaborator - seconda parte - A. Sperdut

5 Tecnche d gestone Input/Output I/O da programma Programmed I/O I/O gudato da nterrupt Interrupt Drven I/O Accesso Dretto alla Memora Drect Memory Access (DMA) Archtettura degl elaborator -1 Pagna 299 Tre tecnche per l nput d un blocco d dat Archtettura degl elaborator -1 Pagna 300 Archtettura degl elaborator - seconda parte - A. Sperdut

6 I/O da programma CPU ha l controllo dretto sull I/O Controllo stato dspostvo Comand lettura/scrttura Trasfermento dat CPU aspetta che l modulo I/O complet l operazone Spreca tempo d CPU Archtettura degl elaborator -1 Pagna 301 I/O da programma- dettaglo CPU rchede operazone I/O Modulo I/O esegue operazone Modulo I/O setta bt d stato CPU controlla bt d stato perodcamente Modulo I/O non nforma drettamente CPU Modulo I/O non nterrompe CPU CPU può attendere o fare altro e controllare pù tard Archtettura degl elaborator -1 Pagna 302 Archtettura degl elaborator - seconda parte - A. Sperdut

7 Comand I/O CPU nva ndrzzo che dentfca modulo (& dspostvo se >1 per modulo) CPU nva commando d controllo dre al modulo cosa fare ad esempo, dare veloctà al dsco d test controlla lo stato ad esempo, almentazone? errore? d lettura/scrttura l modulo trasfersce dat tramte buffer dal/verso l dspostvo Archtettura degl elaborator -1 Pagna 303 Indrzzamento dspostv I/O Nell I/O da programma l trasfermento dat è molto smle all accesso alla memora (dal punto d vsta della CPU) Ad ogn dspostvo vene assegnato un dentfcatore unco I comand d CPU rferscono tale dentfcatore (ndrzzo) Archtettura degl elaborator -1 Pagna 304 Archtettura degl elaborator - seconda parte - A. Sperdut

8 I/O Mappng I/O memory-mapped Dspostv e memora condvdono lo stesso spazo d ndrzzamento I/O sembra propro come lettura/scrttura d memora Nessun comando specale per I/O Ampa varetà d comand d accesso alla memora dsponbl I/O separato (solated) Spaz d ndrzzamento separat Necessta d lnee d selezone fra I/O e memora Comand specal per I/O Inseme lmtato Archtettura degl elaborator -1 Pagna 305 Confronto fra I/O memory mapped e separato Archtettura degl elaborator -1 Pagna 306 Archtettura degl elaborator - seconda parte - A. Sperdut

9 Confronto fra I/O memory mapped e separato La tecnca memory-mapped I/O ha dvers vantagg Non necessta d struzon specal Le struzon che accedono memora normale accedono anche le aree d I/O Il software d controllo d dspostvo può essere scrtto nteramente n lnguagg ad alto lvello Consente una pù agevole protezone è suffcente nascondere le aree d I/O allo spazo d ndrzzamento d utente (prvleg) Con la tecnca della memora segmentata, pù aree d I/O possono mappare sul medesmo spazo d ndrzzamento fsco Archtettura degl elaborator -1 Pagna 307 Confronto fra I/O memory mapped e separato La tecnca memory-mapped I/O presenta anche alcun svantagg Non s presta all uso d cache Il dato rlevante è sempre e solo nella memora del dspostvo Occorre dsabltare selettvamente la cache Non è compatble con archtetture a bus multpl I dspostv d I/O non possono rspondere ad ndrzz emess su bus non conness Occorre fltrare gl ndrzz emess dalla CPU ed nstradarl sul bus approprato Fltraggo a sorgente puttosto che a destnazone Archtettura degl elaborator -1 Pagna 308 Archtettura degl elaborator - seconda parte - A. Sperdut

10 I/O Interrupt Drven Evta l attesa da parte della CPU Nessun controllo rpetuto dello stato del dspostvo da parte della CPU Il modulo d I/O nterrompe la CPU quando è pronto Archtettura degl elaborator -1 Pagna 309 Tre tecnche per l nput d un blocco d dat Archtettura degl elaborator -1 Pagna 310 Archtettura degl elaborator - seconda parte - A. Sperdut

11 I/O Interrupt Drven Operazon Base CPU rlasca comando d lettura Modulo I/O ottene dat dalla perferca mentre la CPU svolge altro lavoro Modulo I/O nterrompe la CPU CPU rchede dat al modulo I/O Modulo I/O trasfersce dat Archtettura degl elaborator -1 Pagna 311 Semplce elaborazone delle nterruzon Archtettura degl elaborator -1 Pagna 312 Archtettura degl elaborator - seconda parte - A. Sperdut

12 Punto d Vsta della CPU Rlasca comando d lettura Esegue altro lavoro Controlla se c è nterruzone alla fne d ogn cclo d struzone (cclo fetch/execute con trattamento delle nterruzon) Se nterruzone presente :- Salva contesto (PC e regstr) Interruzone del processo corrente e elaborazone nterrupt Lettura dat da modulo I/O e scrttura n memora Archtettura degl elaborator -1 Pagna 313 Cambamento n Memora e Regstr per un Interrupt Archtettura degl elaborator -1 Pagna 314 Archtettura degl elaborator - seconda parte - A. Sperdut

13 Accesso Dretto alla Memora (Drect Memory Access) Sa I/O da programma che nterrupt drven rchedono l ntervento attvo della CPU Il tasso d trasfermento de dat è lmtato CPU è mpegnata n tal operazon e non può svolgere altre attvtà per le pù specfche DMA rduce l ntervento della CPU al mnmo necessaro Archtettura degl elaborator -1 Pagna 315 Tre tecnche per l nput d un blocco d dat Archtettura degl elaborator -1 Pagna 316 Archtettura degl elaborator - seconda parte - A. Sperdut

14 Funzone del DMA Modulo (hardware) addzonale, connesso al bus Il controllore DMA sosttusce la CPU per la maggor parte delle attvtà d I/O Archtettura degl elaborator -1 Pagna 317 Dagramma d un tpco modulo DMA Archtettura degl elaborator -1 Pagna 318 Archtettura degl elaborator - seconda parte - A. Sperdut

15 Operazon DMA CPU comunca al controllore DMA :- lettura/scrttura ndrzzo dspostvo ndrzzo nzale n memora del blocco dat convolto nell operazone (da dove leggere o dove scrvere dat) quanttà d dat da trasferre CPU prosegue eseguendo altre attvtà Il controllore DMA s occupa del trasfermento de dat ( colloqua drettamente con la memora centrale) Il controllore DMA nva un nterrupt alla CPU quando ha termnato l trasfermento Archtettura degl elaborator -1 Pagna 319 Trasfermento dat DMA Il DMA controller può accedere al canale dat n uno d due mod Una parola alla volta, sottraendo d tanto n tanto alla CPU l controllo sul canale (cycle stealng) Per blocch, prendendo possesso del canale per una sere d trasferment (burst mode) La CPU è bloccata n entramb cas, ma l burst mode è pù effcace perché l acquszone del canale è onerosa Archtettura degl elaborator -1 Pagna 320 Archtettura degl elaborator - seconda parte - A. Sperdut

16 Trasfermento dat DMA (cycle stealng) Il controllore DMA prende possesso del bus per un cclo Trasfersce una parola (word) d dat Non è una nterruzone La CPU non camba contesto La CPU rmane sospesa propro nel momento prma che acceda al bus Ad esempo, prma del carcamento d un dato e/o operando o d una scrttura Rallenta la CPU ma non così tanto come nel caso n cu sa la CPU stessa ad occupars del trasfermento dat Archtettura degl elaborator -1 Pagna 321 Breakpont d DMA e d Interrupt durante un cclo d struzone Archtettura degl elaborator -1 Pagna 322 Archtettura degl elaborator - seconda parte - A. Sperdut

17 Confgurazon DMA Bus sngolo, controller DMA solato Ogn trasfermento usa l bus due volte da I/O a DMA e po da DMA alla memora CPU perde l possesso del bus due volte Archtettura degl elaborator -1 Pagna 323 Confgurazon DMA Bus sngolo, controllore DMA ntegrato con I/O Può controllare pù d un dspostvo Ogn trasfermento usa l bus una volta da DMA a memora CPU perde l controllo del bus una sola volta Archtettura degl elaborator -1 Pagna 324 Archtettura degl elaborator - seconda parte - A. Sperdut

18 Confgurazon DMA Bus d I/O separato DMA necessta d una sola nterfacca I/O Ogn trasfermento usa l bus d sstema una sola volta da DMA a memora CPU perde l controllo del bus una sola volta Archtettura degl elaborator -1 Pagna 325 Archtettura degl elaborator - seconda parte - A. Sperdut