SisElnE3 20/03/ /03/ SisElnE DDC/DDM/MZ. 20/03/ SisElnE DDC/DDM/MZ. 20/03/ SisElnE DDC/DDM/MZ.

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1 Igegeria dell Iformazioe Obiettivi del gruppo di lezioi E Modulo SISTEMI EETTONII E IUITI OMINTOI E SEUENZII E3 ircuiti sequeziali complessi» Porte logiche combiatorie elemetari» Modello iterruttore-resisteza» ircuiti sequeziali base» Flip-Flop, egistri, cotatori» Macchie a stati fiiti ircuiti combiatori osa soo e come si realizzao semplici circuiti combiatori omportameto dei circuiti combiatori co il modello -SW erivazioe di semplici fuzioi logiche ircuiti sequeziali Elemeti base di memoria digitale Esempi di flip-flop e registri omportameto diamico dei flip-flop egistri e cotatori Esempi di circuiti digitali complessi Macchie a stati (FSM) 2/3/27 - SisElE3-27 /M/MZ 2/3/27-2 SisElE3-27 /M/MZ oteuti di questa lezioe (E3) Segali seriali e segali paralleli egistri paralleli e egistri seriali overtitori SIPO e PISO otatori asicroi otatori sicroi Macchia a stati fiiti (FSM) Strutture di elaborazioe digitale iferimeti al testo I segali umerici possoo essere rappresetati e trasferiti i forma seriale o parallela N bit bit Iformazioe sequeziale (bit preseti i tempi successivi su uico filo) Iformazioe parallela (bit preseti ello stesso tempo su fili diversi) 2/3/27-3 SisElE3-27 /M/MZ 2/3/27-4 SisElE3-27 /M/MZ Trasferimeto di segali digitali Vataggi e svataggi I segali soo cadezati da u segale di clock O SEGNE IGITE INFOMZIONE Trasferimeto parallelo: N bit co u clock N bit cotemporaeamete, i u tempo T ck Trasferimeto seriale: N bit co N cicli di clock bit alla volta, i u tempo N T ck oessioe Parallela mior tempo molte liee: maggior cosumo e costo più usata su distaze brevi» Etro circuti itegrati, tra.i.» us PI, T, oessioe Seriale più leta ua sola liea: mior cosumo e costo più usata su distaze lughe e caali» Etheret, ST» aale radio 2/3/27-5 SisElE3-27 /M/MZ 2/3/27-6 SisElE3-27 /M/MZ Page 27 /M/MZ

2 Tipi di flip-flop Sicroizzazioe dei FF I base alla modalità di sicroizzazioe o abilitazioe a livello (E) egistri latch Traspareza quado abilitati (E = ) Memoria quado bloccati (E = ) o comado sulla trasizioe () egistri master-slave Memorizzao lo stato dell igresso alla trasizioe attiva E e possoo essere diritti o egati UTTO TIPI I FF: T EGE-TIGGEE POSITIVE NEGTIVE POSITIVE NEGTIVE E E T (SENSIIE IVEO) USIT MI UNTE FSE TSPENTE (E = ) EGE-TIGGE (SENSIIE FONTE) USIT MI SU FONTE E O 2/3/27-7 SisElE3-27 /M/MZ 2/3/27-8 SisElE3-27 /M/MZ egistri egistro parallelo Isieme di Flip- Flop co comadi comui lock (eset/lear) secoda del modo di clock egistri di tipo atch Edge-Triggered, Igressi (..3) 2 3 lock (edge) * * * * Uscite (..3) lear (attivo a ) Igresso parallelo Uscita parallela egistro PIPO Parallel I/Parallel Out Parametri: Num bit N Tipo di clock» evel (latch)» (edge, MS) ltri comadi /3/27-9 SisElE3-27 /M/MZ 2/3/27 - SisElE3-27 /M/MZ Timig di registro PIPO Segale di comado appresetazioe di fasci di segali bilitazioe a livello EN EN O / \ / \ / \ / \ / \ / lock a trasizioe T XXXXXXXXXXXXXXXXXXXXXXEEEX???EE 2/3/27 - SisElE3-27 /M/MZ 2/3/27-2 SisElE3-27 /M/MZ Page 2 27 /M/MZ 2

3 Shift-egister SISO Timig di registro SISO Isieme di Flip- Flop () i cascata ( - > + ) lock i comue (evetualmete ache eset) Il dato di igresso viee scalato etro la catea egistro SISO -> Serial I - Serial Out egistro a scalameto (Shift- egister) SEI IN SEI OUT O / \ / \ / \ / \ / \ / SEIN / \/???_/ \_/ _???????????_/ \_/???????????????????_/ \ Uica uscita accessibile è ( per u registro da stadi) 2/3/27-3 SisElE3-27 /M/MZ 2/3/27-4 SisElE3-27 /M/MZ Shift-egister SIPO Timig di registro SIPO egistro a scalameto (Shift- egister) isieme di Flip-Flop () collegati i cascata ( -> + ) lock i comue (evetualmete ache eset) Può covertire u dato seriale i parallelo egistro SIPO -> Serial I - Parallel Out SEI IN SEI OUT O / \ / \ / \ / \ / \ / SEIN / \/???_/ \_/ _???????????_/ \_/???????????????????_/ \ PE OUT 2 3 Tutte le uscite i soo accessibili Il dato di igresso ( ) è dispoibile i forma parallela su <,,, > 2/3/27-5 SisElE3-27 /M/MZ 2/3/27-6 SisElE3-27 /M/MZ egistro a scalameto (shift) Shift-egister PISO O / \ / \ / \ / \ / \ / Permettoo di caricare i parallelo i sigoli flip- flop omado Parallel oad (P) imae l uscita seriale SEIN????????????????????????????????? PE T 2 3 P SOUT SEI OUT 2/3/27-7 SisElE3-27 /M/MZ 2/3/27-8 SisElE3-27 /M/MZ Page 3 27 /M/MZ 3

4 Sommario registri Shift-egister completo PIPO SIPO Igressi e uscite sia paralleli che seriali PISO SISO PE T 2 3 PE OUTPUT T SEI IN SIN SOUT P SEI OUT (= ) 2/3/27-9 SisElE3-27 /M/MZ 2/3/27-2 SisElE3-27 /M/MZ ESEIZIO: SIFT EGISTE oteuti di questa lezioe (E3) EIZZE UNO SIFT EGISTE PE IN - SEI OUT (PISO) 4 IT egistri paralleli e egistri seriali overtitori SIPO e PISO otatori asicroi otatori sicroi Macchia a stati fiiti (FSM) Strutture di elaborazioe digitale 2/3/27-2 SisElE3-27 /M/MZ 2/3/27-22 SisElE3-27 /M/MZ ivisore modulo 2/4 otatore asicroo 2 /2 / / / / / / Ogi stadio divide la frequeza di O modulo 2 M stadi: divisioe modulo 2 M I clock soo collegati a catea (ripple) I ritardi di commutazioe si accumulao Il circuito è u cotatore asicroo: le uscite commutao co ritardo differeti Sigolo FF: ritardo T pd (da a ) Uscita M : ritardo T pdm = M T pd 2 2/3/27-23 SisElE3-27 /M/MZ 2/3/27-24 SisElE3-27 /M/MZ Page 4 27 /M/MZ 4

5 -FF come divisore/cotatore -FF come divisore/cotatore Se, = u - FF cambia stato a ogi lock permette di realizzare cotatori asicroi Esempio: cotatore a tre stadi (:8) -FF Negative-Edge-Triggered Sequeza di stati su, 2, 3 sequeza crescete di umeri biari itardo Tpd 3 itardo 2Tpd 2 3 MS () S () itardo 3Tpd 2/3/27-25 SisElE3-27 /M/MZ 2/3/27-26 SisElE3-27 /M/MZ otatori sicroi Esempio di cotatore sicroo Tutti i FF ricevoo lo stesso clock Tutte le uscite commutao co lo stesso ritardo (i sicroismo) a commutazioe è codizioata dallo stato di e pilotate dagli stadi precedeti co reti combiatorie otatore modulo 2 N lock diretto su tutti i FF al terzo FF i poi tutti gli stadi soo uguali Nel caso degli asicroi lock diversi» itardi differeti sulle varie uscite» Situazioi aomale ei trasitori eti di codizioameto sul clock /3/27-27 SisElE3-27 /M/MZ 2/3/27-28 SisElE3-27 /M/MZ ofroto sicroo/asicroo Massima frequeza operativa - a sicroo itardi diversi Sicroo itardi uguali a frequeza massima di fuzioameto è legata a: itardo del FF T itardo della logica combiatoria (porta N) T N Tempo di setup richiesto dal FF T SU T T N T SU /3/27-29 SisElE3-27 /M/MZ 2/3/27-3 SisElE3-27 /M/MZ Page 5 27 /M/MZ 5

6 Massima frequeza operativa - b Esercizio: otatore Sicroo Per il FF 4 la logica combiatoria di igresso è ua catea di due N itardo totale: T T4 = T + T N + T N + T SU ogi ulteriore stadio aggiuge u ritardo T N T T N T N T SU Tracciare le forme d oda alle uscita (i = per t = ) 4 uale Fmax per: T N = s ; T = 8 s; T SU = 3 s uale Fmax per u cotatore a 6 bit co gli stessi compoeti? 2/3/27-3 SisElE3-27 /M/MZ 2/3/27-32 SisElE3-27 /M/MZ Uscite del cotatore sicroo ONTTOE SINONO: Fmax al 7 all 8 periodo di Igresso 4 da N di 3 e di 4 deve essere costruito prima del frote 8 l uscita 4 è ritardata rispetto al frote 7 di t _ + t N + t N quidi T > t _ + 2t N Per u cotatore a m bit: T > t _ + (m-2)t N + t SU 4 2/3/27-33 SisElE3-27 /M/MZ 2/3/27-34 SisElE3-27 /M/MZ oteuti di questa lezioe (E3) Macchie a Stati Fiiti (FSM) egistri paralleli e egistri seriali overtitori SIPO e PISO otatori asicroi otatori sicroi Macchia a stati fiiti (FSM) Strutture di elaborazioe digitale a codizioe (/) degli elemeti di memoria (FF) idetifica lo stato del sistema I passaggi da stato a stato soo rappresetati co archi, codizioati da variabili itere e di igresso d ogi stato corrispode ua combiazioe delle uscite uesta rappresetazioe è u diagramma degli stati 2/3/27-35 SisElE3-27 /M/MZ 2/3/27-36 SisElE3-27 /M/MZ Page 6 27 /M/MZ 6

7 Macchie a Stati Fiiti (FSM) FSM per timer di ua lavatrice Il cotatore è u semplice esempio di FSM (Fiite State Machie). 2 bit --> 4 stati le uscite dei FF seguoo la sequeza... Il cotatore permette di realizzare ua uità di cotrollo semplice, ad esempio il sequeziatore di ua lavatrice STTO I U V ENTIFUG SIUG 2/3/27-37 SisElE3-27 /M/MZ 2/3/27-38 SisElE3-27 /M/MZ Stato Presete e Stato Futuro ete di Stato Futuro Il diagramma idica che, partedo dallo stato (Stato Presete) lo stato successivo è (Stato Futuro), e così via. Il cotatore è cotrollato da ua rete combiatoria (ete di Stato Futuro) che determia la sua evoluzioe, e quidi la sequeza di stati della FSM STTO I U V OUNTE ETE I STTO FUTUO ENTIFUG SIUG ESET STTO PESENTE ESET STTO FUTUO 2/3/27-39 SisElE3-27 /M/MZ 2/3/27-4 SisElE3-27 /M/MZ ete di uscita ete di Stato Futuro ella FSM Il cotatore attraverso ua rete combiatoria attiva le uscite che comadao gli attuatori Igressi: Variabili di Stato (itere), segali esteri Uscite: variabili itere ello stato successivo OUNTE I ETE I USIT OUTPUT V ETE I STTO FUTUO ESET ENTIFUG SIUG ESET 2/3/27-4 SisElE3-27 /M/MZ 2/3/27-42 SisElE3-27 /M/MZ Page 7 27 /M/MZ 7

8 ete di Uscita ella FSM Igressi: Variabili di Stato (itere) Uscite: segali di comado (attuatori, ) ETE I USIT ETE I STTO FUTUO ESET OUTPUT Esercizio: progetto di FSM POGETTE UN FSM E SI OMPOTI OME UN FIP FOP UE INGESSI ( PTE I ESET) :, UE SOI STTI: (ON USIT =) E (ON USIT = ) ETE I USIT È UN SEMPIE FIO USIT E FF USIT ESET ETE I USIT ETE I STTO FUTUO OUTPUT = 2/3/27-43 SisElE3-27 /M/MZ 2/3/27-44 SisElE3-27 /M/MZ Esercizio: diagramma degli stati ESEIZIO: MINE STTI FINITI IVIMO I IGMM EGI STTI: l STTO OENTE () STTO FUTUO () I IUITO FINE È: ETE I STTO FUTUO ETE I USIT OUTPUT = EUZIONE EO STTO FUTUO È: = + = + ESET 2/3/27-45 SisElE3-27 /M/MZ 2/3/27-46 SisElE3-27 /M/MZ ezioe E3: domade di riepilogo Prossime lezioi uati FF occorroo per realizzare u cotatore modulo 7 (sicroo e asicroo)? Tracciare lo schema di u divisore asicroo modulo 32 co - FF Ua FSM ha 9 stati. uati FF occorroo per realizzarla? Si deve realizzare u divisore sicroo modulo 2. uale è la massima frequeza operativa se i FF hao ritardo di 8 s, le porte N ritardo di s, e il tempo di setup dei FF è di 3 s? E possibile realizzare uo shift register co dei FF tipo - latch (o master- slave)? Strutture di elaborazioe digitale Esercizi di riepilogo sulla parte digitale parametri elettrici e iterfacciameto di porte logiche» resisteze di pull-up struttura di porte /SW e SW/SW ritardi circuiti co FF di vario tipo semplici cotatori e registri Esercitazioe di laboratorio verifica del fuzioameto di circuiti sequeziali Misura di ritardi 2/3/27-47 SisElE3-27 /M/MZ 2/3/27-48 SisElE3-27 /M/MZ Page 8 27 /M/MZ 8