Descrizione VHDL di componenti sequenziali

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1 Descrizioe VHDL di compoeti seueziali 14 giugo Registri I registri soo ua famiglia di compoeti utilizzati per la memorizzazioe. Il loro fuzioameto dipede uidi, oltre che dai segali di igresso, ache dalla loro storia passata. Questa proprietà è caratteristica dei circuiti seueziali. L elemeto di memoria miimale è uello che cosete la memorizzazioe di u bit. Due soo le famiglie pricipali che realizzao uesto comportameto: i flip-flop ed i latch. Essi sarao utilizzati per costruire elemeti di memoria più capaci e co fuzioalità più complesse. 1.1 Flip-flop di tipo D Il flip-flop di tipo D è caratterizzato da due liee di igresso (ella fig. 1 idicati come d e ) e da ua liea di uscita (). Il segale di igresso viee detto clock e govera la modifica dello stato del segale di uscita: l uscita assume il valore dell igresso d solo i preseza di u frote di salita del clock (cioè i corrispodeza di u cambiameto del segale da 0 a 1). Ciò sigifica che se il clock o cambia di valore (e precisamete passado da 0 a 1), il segale di igresso d o avrà alcu effetto sull uscita. Per uesto motivo uesto flip-flop viee ache chiamato edge triggered. Va otato che la forma del segale di clock o viee i alcu modo specificata. Dal puto di vista puramete teorico, il clock potrebbe assumere ualsiasi forma d oda. Tuttavia, tipicamete il clock è u segale periodico che assume i u semiperiodo il valore 0 e ell altro semiperiodo il valore 1. Esso serve a sicroizzare i compoeti di uo stesso circuito ( detta i tempi ). U comportameto come uello dell aggiorameto dell uscita del flip-flop viee detta sicroo, i uato avviee i sicroia co il segale di clock. 1

2 d Figura 1: Rappresetazioe schematica di u flip-flop. è: La descrizioe dell etity VHDL corrispodete al compoete i fig. 1 etity FF_D is d, : i bit; : out bit); ed FF_D; Ci soo due modi per implemetare i VHDL il comportameto di u flip-flop D: architecture behav1 of FF_D is process () if ( evet ad = 1 ) the <= d; ed process; ed behav1; architecture behav2 of FF_D is process -- o sesitivity list wait util evet ad = 1 ; <= d; ed process; ed behav2; Etrambe le architecture descrivoo il flip-flop i stile comportametale e utilizzao il costrutto process per gestire la dipedeza da segale di clock. L architecture behav1 fa uso della sesitivity list del processo per esplicitare la sicroizzazioe del segale di uscita,, dal segale di clock,, metre L architecture behav2 o riposta alcu segale i sesitivity list, ma lascia che il processo rimaga i attesa di u frote di salita sul segale. Va otata l espressioe usata per descrivere il frote di salita del clock: evet ad = 1. evet idica l attributo evet del segale. Esso assume il valore booleao vero solo ell istate i cui il segale cambia di valore. L espressioe evet ad = 1 va uidi letta 2

3 come: il valore del segale è appea cambiato e il suo valore è 1. Tale situazioe si verifica solo i preseza di u frote di salita del segale. 1.2 Registri a bit Compoedo flip-flop, si possoo costruire registri a bit: basta mettere i flip-flop i parallelo sullo stesso clock, come rappresetato i figura fig. 2. d0 d1 d2 d3 d[0.. 1] [0.. 1] d d d d (a) (b) Figura 2: (a) U registro a bit. (b) Registro a 4 bit costruito utilizzado 4 flip-flop di tipo D. Il circuito i fig. 2b può essere descritto i VHDL strutturle come segue: etity REG4 is d: i bit_vector(0 to 3); : i bit; : out bit_vector(0 to 3)); ed REG4; architecture STRUCT of REG4 is compoet FF_D d, : i bit; : out bit); ed compoet; 3

4 u1: FF_D port map (d(0),,(0)); u2: FF_D port map (d(1),,(1)); u3: FF_D port map (d(2),,(2)); u4: FF_D port map (d(3),,(3)); ed STRUCT; 1.3 Flip-flop di tipo SR U altro tipo di flip-flop è il flip-flop di tipo SR (fig. 3), che deve il suo ome alla preseza di due segali di igresso, set e reset, la cui fuzioe è uella di impostare il segale di uscita a 1 o a 0, rispettivamete. s r Figura 3: Rappresetazioe schematica del flip-flop di tipo SR. La descrizioe dell etity VHDL che descrive il compoete i figura 3 è la seguete: etity FF_set_reset is s, r, : i std_logic; : out std_logic); ed FF_set_reset; I u flip-flop di tipo SR le operazioi di set e reset soo sicroe. La seguete tabella delle verità descrive uesto comportameto: s r X Il simbolo idica il frote di salita del segale, metre il simbolo X sigifica che il segale o è defiito (ciò accade uado i segali di set e reset vegoo attivati cotemporaeamete). Il comportameto descritto ella tabella precedete viee descritto dal seguete VHDL comportametale: 4

5 architecture BEHAV of FF_set_reset is process () if ( evet ad = 1 ) the if (s= 1 ad r= 1 ) the <= X ; elseif (r= 1 ) the <= 0 ; elseif (s= 1 ) the <= 1 ; ed process; ed BEHAV; L utilizzo del tipo std_logic aziché bit cosete di specificare il comportameto idefiito i occasioe della cotemporaeità dell attivazioe del segale di set e di uello di reset (oché del frote di salita). 1.4 Latch La differeza tra u FF e u latch è che l uscita del latch riproduce il valore del segale d igresso per tutto il tempo i cui il segale di clock assume il valore alto. Il segale di clock assume pertato il sigificato di u segale abilitatore o iibitore e sarà per uesto idicato co il ome di eable el seguito. d eable Figura 4: Latch di tipo D. Il latch riportato i fig. 4 può essere descritto dalla seguete etity VHDL: etity latch_d is d, eable: i std_logic; : out std_logic); ed latch_d; Il latch viee detto trasparete uado il segale eable è alto e viee detto opaco uado il segale eable è basso. Questo comportameto è descritto dal seguete codice VHDL: 5

6 architecture behaviour of latch_d is process (eable) if (eable = 1 ) the <= d; ed process; ed behaviour; 1.5 SR latch Aalogamete alla famiglia dei flip-flop, esistoo diverse variati per i latch. Fra ueste, il latch di tipo SR, il uale viee cotrollato tramite u segale di set e uo di reset (fig. 5). Data l asseza di ua segale di clock, si tratta uidi di ua rete asicroa. s r Il fuzioameto è il seguete: Figura 5: Latch di tipo SR uado s vale 1, viee posto ad 1 (a tale valore rimae ache uado s tora a 0); uado r vale 1, viee posto ad 0 (a tale valore rimae ache uado reset tora a 0); uado sia s sia r valgoo 0, il valore di o cambia; uado sia s sia r valgoo 1, il valore di è idefiito. Ciò viee descritto dalla seguete tabella di verità: s r X Il latch di tipo SR può essere descritto mediate il seguete codice VHDL: 6

7 etity latch_sr is s, r: i std_logic; : out std_logic); ed latch_sr; architecture behaviour of latch_sr is process (s, r) if (s = 1 ad r = 0 ) the <= 1 ; elseif (s = 0 ad r = 1 ) the <= 0 ; elseif (s = 1 ad r = 1 ) the <= X ; ed process; ed behaviour; 1.6 Registro co reset asicroo È possibile realizzare variati dei compoeti fi ui presetati limitado la sicroizzazioe solo ad alcue operazioi. Per esempio, u flip-flop co reset asicroo è descritto dal seguete codice VHDL: -- i uesto caso il reset e prioritario! architecture behaviour of FF_asicr_reset is process (, r) if (r= 1 ) the <= 0 ; elseif ( evet ad = 1 ) the if (s= 1 ) the <= 1 ; ed process; ed behaviour; dove l etity FF_asicr_reset è idetica all etity FF_set_reset Da otare che il segale r è stato aggiuto ella sesitivity list e che la seueza dei costrutti if rispecchia la priorità data agli eveti. 7

8 2 Cotatore I registri soo elemeti esseziali per costruire i cotatori. Questi ultimi formao ua famiglia di compoeti seueziali molto variegata. Nella versioe più semplice (fig. 6), il cotatore ha la caratteristica di icremetare periodicamete l uscita di 1. L uscita è costituita da ua seueza di bit e può pertato essere utilizzata per deotare u umero i otazioe biaria. Gli icremeti avvegoo solo ogi frote di clock. out Figura 6: Cotatore a bit. Ad esempio, el caso di u cotatore a 4 bit di uscita, ipotizzado che il segale di out valga iizialmete 0000, avremmo uesto adameto: # froti out e così via. U cotatore come uello visto ell esempio, cioè co 4 bit di uscita, viee chiamato cotatore modulo 16. Tale compoete cota fio al umero biario 1111 (15 i base 10) e poi riparte da 0000 (0 i base 10). U cotatore modulo ha perciò stati. Normalmete il cotatore ha alcue ulteriori fuzioalità, date dalla preseza di segali addizioali. I fig. 7 e soo riportati alcui: reset riporta l uscita al valore miimo idicabile, e cioè 0 (che i base biaria si idica co ua striga di zeri); set riporta l uscita al valore massimo idicabile, e cioè 2 1 (che i base biaria si idica co ua striga di uo); up/dow idica al cotatore i uale direzioe cotare: se ascedete oppure discedete; eable idica al couter se cotare oppure o el correte ciclo di clock; data i/load porta i uscita la seueza di bit immessa dal segale data i ua volta attivato il segale di load. v 8

9 Le operazioi di set, reset e caricameto possoo essere (i modo idipedete l ua dall altra) i sicroia co il clock oppure i modo asicroo. Questo fatto dà luogo a molteplici variati del compoete cotatore. reset set load data i out up/dow eable Figura 7: Cotatore a bit co segali addizioali Il seguete codice VHDL descrive u cotatore a 8 bit co reset asicroo. etity cot8 is port(, reset: i std_logic; outa: out std_logic_vector(0 to 7)); ed cot8; architecture rtl of cot8 is sigal t: std_logic_vector(0 to 7); process(, reset) if (reset = 1 ) the t <= " "; elseif ( evet ad = 1 ) the t <= t + " "; ed process; outa <= t; ed rtl; Il segale t viee utilizzato per gestire l icremeto. Esso appare sia a destra che a siistra dell operatore di assegameto. Al suo posto o può perciò essere usato u segale i modalità i perché o potrebbe essere a siistra, é u segale i modalità out perché o potrebbe essere a destra dell operatore di assegameto. Da otare l uso di std_logic per poter effettuare le operazioi di somma su seueze di bit. 9

10 La versioe sicroa dell operazioe di reset può essere descritta i VHDL portado il test sul segale reset all itero del codice eseguito dopo il test sul frote di salita del segale. Ioltre, il segale reset può essere tolto dalla sesitivity list. Di seguito è riportato il codice VHDL di u cotatore che iclude le modifiche sopra descritte, co l aggiuta del segale updow per goverare la direzioe del coteggio. etity couter is port(, reset, updow: i std_logic; outa: out std_logic_vector(0 to 7)); ed couter; architecture sicr_reset of couter is sigal t: std_logic_vector(0 to 7); process(clock) if ( evet ad = 1 ) the if (reset = 1 ) the t <= " "; elseif (updow = 1 ) the t <= t + " "; else t <= t - " "; ed process; <= t; ed sicr_reset; 2.1 Cotatore completo Il cotatore può essere descritto come composizioe di compoeti fi ui visti. La fig. 8 illustra uesto cocetto. Alla fie della catea di compoeti, si trova u registro. La sua fuzioe è mateere i memoria il valore i del segale i uscita, out e di aggiorarlo ad ogi frote di salita del segale di clock,. Ioltre, vegoo forite le fuzioalità di set e reset. Il segale di igresso del registro viee forito da u multiplexer che, regolato dal segale load, selezioa il valore dell uscita del registro al battito di clock precedete opportuamete icremetato o il valore del segale data i. L icremeto del valore di out viee effettuato da u addizioatore, che, oltre al segale di out, riceve i igresso u segale co il valore da impostato dai segali eable e up/dow tramite due multiplexer i cascata. Il segale eable posto 10

11 a zero, ha l effetto di porre il segale di icremeto a zero, i modo da iibire la modifica del valore dell uscita. Il segale up/dow alto poe il valore di icremeto pari a +1, metre lo poe a -1 se basso. Da otare che i valori 0, +1 e -1 devoo essere rappresetati come ua opportua seueza di bit out up/dow eable data i load reset set Figura 8: Visioe sistemistica di u cotatore. Più i dettaglio, le fuzioalità di reset e set possoo essere realizzate poedo il segale di igresso del registro ripettivamete i ad co il segale di reset ivertito e i or co il segale di set. Questa descrizioe del cotatore può essere riportata uasi pedisseuamete i VHDL, usado lo stile strutturale: etity cot_full_sist is port(, set, reset, load, eable, updow: i std_logic; datai: i std_logic_vector(0 to 7); outa: out std_logic_vector(0 to 7)); ed cot_full_sist; architecture struct of cot_full_sist is compoet REG8 -- registro da 8 bit, set, reset : i std_logic; d : i std_logic_vector (0 to 7); : out std_logic_vector (0 to 7)); ed compoet; compoet MUX2_8 -- multiplexer a 2 igressi da 8 bit a, b : i std_logic_vector (0 to 7); sel : i std_logic; : out std_logic_vector (0 to 7)); 11

12 -- vale a se sel vale 1, b altrimeti ed compoet; compoet ADDER_8 -- sommatore da 8 bit a, b : i std_logic_vector (0 to 7); r : out std_logic_vector (0 to 7)); ed compoet; sigal t1,t2,t3,t4,t5 : std_logic_vector (0 to 7); -- i segueti segali svolgoo la fuzioe di costati sigal zero, piu_uo, meo_uo: std_logic_vector (0 to 7); -- outa o puo essere usato i modalita "i" come richiesto dalla -- port map dell adder: viee usato t3 al suo posto registro: REG8 port map (,set,reset,t1,t3); load_mux: MUX2_8 port map (datai,t2,load,t1); adder: ADDER_8 port map (t3,t4,t2); eable_mux: MUX2_8 port map (t5,zero,eable,t4); updow_mux: MUX2_8 port map (piu_uo,meo_uo,updow,t5); outa <= t3; -- NB: esiste u modo piu corretto di idicare le costati i VHDL, -- ma o e stato visto a lezioe zero <= " "; piu_uo <= " "; meo_uo <= " "; -- "-1" i complemeto a 2 ed struct; Da otare che i segali iteri t1 t5 vegoo usati per coettere i compoeti, metre i segali zero, piu_uo, meo_uo soo usati impropriamete per defiire dei segali costati (esistoo costrutti più appropriati per descrivere valori costati, ma o rietrao el sottoisieme di VHDL visto a lezioe). 3 Registro a scorrimeto Il registro a scorrimeto (shift register) è costituito da ua catea di flip-flop i cascata. Nella sua versioe più semplice (fig. 9), il registro a scorrimeto ha il seguete fuzioameto: ad ogi colpo di clock, ogi flip-flop passa il proprio valore al successivo ed il primo flip-flop della catea assume il valore del segale di igresso d. Il valore precedetemete memorizzato ell ultimo flip-flop viee assegato al segale di uscita del registro a scorrimeto,. Il compoete i fig. 9 può essere descritto i VHDL dalla seguete etità: 12

13 d Figura 9: Registro a scorrimeto etity ShiftRegister is d, : i std_logic; : out std_logic); ed ShiftRegister; Da otare che la lughezza della catea di flip-flop che compogoo il registro a scorrimeto o compare i alcu modo ella dichiarazioe di etity (e emmeo ello schema i fig. 9). Il umero di flip-flop impiegati costituisce la capacità del registro a scorrimeto e, secodo la descrizioe sopra data, rappreseta il umero di colpi di clock che bisoga attedere perchè u segale di igresso vega presetato i uscita. Il fuzioameto di u registro a scorrimeto a 4 bit può essere descritto come segue: architecture behav of ShiftRegister is sigal t : std_logic_vector(0 to 3); process () if evet ad = 1 the -- frote di salita del clock t <= d & t(0 to 2); <= t(3); ed process; ed behav; Il modello semplice del registro a scorrimeto fi ui illustrato può essere arricchito di fuzioalità. Ciò richiede, aalogamete al caso del cotatore, l aggiuta di alcui segali addizioali: reset imposta i valori dei flip-flop vegoo impostati a 0 ; set imposta i valori dei flip-flop vegoo impostati a 1 ; right/lef t idica i che direzioe effettuate lo scorrimeto; eable abilita oppure disabilita lo scorrimeto el correte ciclo di clock; data i/load imposta el registro la seueza di bit immessa dal segale data i ua volta attivato il segale di load; 13

14 data out porta all estero i valori di uscita di tutti i flip-flop, cosetedo ua lettura parallela del coteuto dello shift register. Co l aggiuta dei segali data i/load e data out, il registro a scorrimeto pouò essere utilizzato per la coversioe seriale/parallela dell elaborzioe. Come per il cotatore, le operazioi sullo shift register possoo essere sicroe o asicroe, a secoda della modalità co cui possoo essere effettuate: se vegoo permesse solo i coicideza di u frote di salita, vegoo dette sicroe; se possoo essere effettuate i ogi istate, vegoo dette asicroe. Il seguete codice VHDL descrive uo shift register a 4 bit co reset asicroo e load sicroo: etity shift_reg is d,, load, reset : i bit; datai : i bit_vector (0 to 3); : out bit); ed shift_reg; architecture reset_asicr of shift_reg is sigal t : std_logic_vector(0 to 3); process (,reset) if reset = 1 the t <= "0000"; elseif evet ad = 1 the -- frote di salita del clock if load = 1 the t <= datai; else t <= d & t(0 to 2); <= t(3); ed process; ed reset_asicr; L operazioe di scorrimeto dei valori dei flip-flop può essere descritta ache tramite u costrutto di ciclo for-loop: architecture reset_asicr of shift_reg is sigal t : std_logic_vector(0 to 3); process (,reset) if reset = 1 the t <= "0000"; 14

15 elseif evet ad = 1 the -- frote di salita del clock if load = 1 the t <= datai; else for i i 0 to 2 loop t(i+1) <= t(i); ed loop; t(0) <= d; <= t(3); ed process; ed reset_asicr; Il fuzioameto del registro a scorrimeto può essere descritto i termii di composizioe di compoeti stadard elemetari. Per esempio, i fig. 10 è illustrato uo schema a blocchi che descrive u registro a scorrimeto a 4 bit co segali di set e reset utilizzado uattro flip-flop di tipo D (dotati ach essi di segali set e reset). Esso può essere descritto i VHDL strutturale come segue: etity sh_reg_sr is d,, set, reset : i bit; : out bit); ed sh_reg_sr; architecture struct of sh_reg_sr is compoet ffd_sr d,, set, reset : i bit; : out bit); ed compoet; sigal t1, t2, t3 : bit; -- struct reg0 : ffd_sr port map (d,, set, reset, t1); reg1 : ffd_sr port map (t1,, set, reset, t2); reg2 : ffd_sr port map (t2,, set, reset, t3); reg3 : ffd_sr port map (t3,, set, reset, ); ed struct; Da otare che la modalità co cui operao i segali set e reset dipedoo dall implemetazioe del compoete ffd_sr: ad esempio, se ffd_sr ha il reset asicroo, ache sh_reg_sr lo avrà. La fig. 11 illustra, mediate uo schema a blocchi, ua realizzazioe di u registro a scorrimeto a 4 bit co caricameto di dati i parallelo. Questa azioe è cotrollata dal segale load, il uale, agedo su ua serie di 15

16 d reset set Figura 10: Schema a blocchi di u registro a scorrimeto a 4 bit co segali di set e reset. multplexer, selezioa l igresso per i flip-flop: se load vale 0, il registro a scorrimeto ha il fuzioameto caratteristico, metre se load vale 1, agli igressi dei flip-flop vegoo presetati i valori portati dal bus datai. Questo circuito può essere descritto i VHDL strutturale come segue: etity sh_reg_load is d,, load : i bit; datai : i bit_vector (0 to 3); : out bit); ed sh_reg_load; architecture struct of sh_reg_load is compoet ffd d, : i bit; : out bit); ed compoet; compoet mux a, b, sel: i bit; z: out bit); ed compoet; sigal t1, t2, t3, t4, t5, t6, t7: bit; -- struct reg0 : ffd port map (t4,,t1); reg1 : ffd port map (t5,,t2); reg2 : ffd port map (t6,,t3); reg3 : ffd port map (t7,,); mux0 : mux port map (d,datai(0),load,t4); mux1 : mux port map (t1,datai(1),load,t5); mux2 : mux port map (t2,datai(2),load,t6); 16

17 d data i[0] data i[1] data i[2] data i[3] load Figura 11: Schema a blocchi di u registro a scorrimeto a 4 bit co caricameto i parallelo. 17

18 mux3 : mux port map (t3,datai(3),load,t7); ed struct; 18