Progetto di un Circuito JTAG per un ASIC di Imaging Biomedico

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1 Uiversità degli Studi Roma Tre Facoltà di Igegeria Corso di Laurea i Igegeria Elettroica Tesi di Laurea Progetto di u Circuito JTAG per u ASIC di Imagig Biomedico Tesi svolta i collaborazioe co I.N.F.N. - sez. Roma Tre Relatore Prof. Lorezo Colace Correlatore Ig. Adrea Fabbri Cadidato Adrei Mihailisi Ao Accademico

2 INDICE PREFAZIONE CAPITOLO 1: INTRODUZIONE I.1 ELEMENTI DI BASE DI UN J-TAG I.2 ARCHITETTURA DI PRINCIPIO DI UN J-TAG CAPITOLO 2: TAP CONTROLLER 1.1 PROGETTAZIONE DELLA MACCHINA TAP CONTROLLER 1.2 OTTIMIZZAZIONE DELLE FUNZIONI LOGICHE 1.3 LOGICA DI DECODIFICA DELLE FUNZIONI SIMULAZIONE DEL TAP CONTROLLER CAPITOLO 3: REGISTRI INSTRUCTION REGISTER SIMULAZIONI DELL IR BOUNDARY SCAN REGISTER SIMULAZIONI DEL BSR BYPASS REGISTER SIMULAZIONI DEL BR IDENTIFICATION REGISTER SIMULAZIONI DEL ID 2.5 CONCLUSIONE DELLA PARTE LOGICA CAPITOLO 4: SCHEME 3.1 SCHEMA CIRCUITALE NAND 3.2 SCHEMA CIRCUITALE NOT 3.3 SCHEMA CIRCUITALE TG 3.4 SCHEMA CIRCUITALE MUX 3.5 SCHEMA CIRCUITALE NOR CONCLUSIONI Pag. 2 di 36

3 PREFAZIONE L obiettivo di questo lavoro di tesi è stato la progettazioe di u circuito elettroico itegrato per i test i tecologia plaare che rispoda allo stadard IEEE , meglio oto come JTAG (Joit Test Access Group), che possa essere aggiuto al dispositivo elettroico di base seza modificare il ormale fuzioameto. Il lavoro, svolto el laboratorio di microelettroica dell I.N.F.N. (Istituto Nazioale di Fisica Nucleare) dell Uiversità Roma Tre, rispode all esigeza di avere u sistema di test veloce ed efficiete per verificare il fuzioameto di circuiti itegrati complessi ua volta che questi vegoo realizzati i foderia. U sistema basato sullo stadard JTAG, oto ache come BSA (Boudary Sca Architecture), permette delle verifiche veloci e complete di circuiti idipedetemete dalla loro complessità grazie alla sua architettura modulare. Come verrà mostrato el corso della tesi, l utilizzo di questo stadard prevede delle regole precise iereti al fuzioameto del sistema, ma o impoe l architettura circuitale la cui struttura è lasciata al progettista. L obiettivo che mi è stato richiesto, oltre allo sviluppo di u sistema fuzioate che rispettasse lo stadard citato, è stato quello di limitare il più possibile l area di silicio occupata dal circuito, fatto che ha codizioato la maggior parte delle scelte progettuali. I questo lavoro mi soo occupato di progettare gli schemi elettrici e di verificare il fuzioameto rispodete alle specifiche dello stadard IEEE tramite simulazioi. Ua volta garatito il fuzioameto mi è stato richiesto di eseguire il layout delle celle base del sistema sviluppato. La tesi è suddivisa i 4 capitoli. Il primo dedicato alla descrizioe dello stadard JTAG, il secodo alla sitesi della macchia TAP Cotroller, il terzo alla progettazioe dei registri dati ed istruzioe ed il quarto alla descrizioe delle porte logiche implemetate i tecologia CMOS, sia come schema elettrico che come layout. Pag. 3 di 36

4 CAPITOLO 1: INTRODUZIONE ELEMENTI DI BASE DI UN J-TAG La ecessità di avere u sistema elettroico i grado di testare velocemete i circuiti itegrati si fa setire quado i dispositivi elettroici divetao sempre più complessi. I metodi tradizioali di test soo divetati sempre più iefficieti co il progresso tecologico e per risolvere il problema c'era bisogo di moderizzare tali metodi. Per metodi tradizioali si itede l utilizzo di strumeti da laboratorio come voltmetri ed oscilloscopi, metodologie che divetao impraticabili al crescere del umero dei pi di igresso e uscita del circuito di cui si vuole eseguire il test, oché del umero di fuzioi che si voglioo verificare. A metà degli ai '80 u gruppo di compagie europee ha proposto la realizzazioe di uo stadard per il test dei circuiti. Così acque il JETAG (Joi Europea Test Actio Group). Successivamete, el '88, ache alcue compagie Americae si uiroo a loro formado così JTAG (Joi Test Actio Group) e el 1990 fu approvata la versioe fiale dello stadard IEEE , oto ache come TAP (Test Access Port) o ache BSA (Boudary Sca Architecture). Lo stadard IEEE JTAG è stato aggiorato più volte el corso degli ai e soo stati itrodotti diversi uovi elemeti. Le fuzioi defiite ella revisioe origiale o soo state modificate ma soo state itrodotte ulteriori fuzioi il cui utilizzo è opzioale. Nelle specifiche di progetto bisoga quidi teer coto, oltre che delle fuzioi fodametali dette pubbliche, ache delle fuzioi opzioali, dette ache private, utili ad u test più approfodito del dispositivo iteressato. Questo tipo sistema preseta i segueti vataggi: Il cotrollo dell'iterfaccia è completamete stadard Il umero di piedii fisici richiesti dal estero di questo sistema è piccolo, ovvero quattro fodametali più uo opzioale È possibile verificare le coessioi sul circuito stampato prima della programmazioe per accertarsi che o vi siao dei corto circuiti idesiderati che potrebbero daeggiare il dispositivo i modo irreparabile Il cotrollo viee gestito da software predisposti, che cosetoo di lavorare più velocemete rispetto ai vecchi metodi di test mauale U sistema JTAG è coesso tramite i segueti pi: TDI (Test Data I), TDO (Test Data Out), TCK (Test Clock), TMS (Test Mode Select), TRST (Test Reset). I primi due soo utilizzati per il trasito dei dati, metre gli altri tre soo segali di cotrollo. I particolare TRST è u segale defiito opzioale ello stadard IEEE Nel caso i cui i uo schema elettrico soo preseti più dispositivi, l'utilizzo del sistema JTAG cosete di collegarli i modo seriale. Così facedo l'igresso per l'itero schema elettrico rimae uo e coicide co il segale TDI del primo dispositivo della catea, metre l'uscita diveta il segale TDO dell'ultimo. Il collegameto tra u dispositivo e il successivo è effettuato Pag. 4 di 36

5 cortocircuitado il segale TDO di u dispositivo co il segale TDI di quello successivo. I segali di cotrollo (TCK, TMS, TRST) soo coessi i parallelo su tutti i dispositivi della catea. I questo modo il umero di pi rimae costate idipedetemete dal umero di dispositivi preseti ella catea JTAG. ARCHITETTURA DI PRINCIPIO DI UN J-TAG Il sistema JTAG è diviso i due parti, ua di cotrollo ed ua di esecuzioe delle fuzioi previste dallo stadard. Le fuzioi che il sistema deve obbligatoriamete svolgere soo: FUNZIONE DI BOUNDARY SCAN: è la fuzioe più importate di u JTAG, permette di leggere o scrivere ua serie di dati detro il core logico di u circuito itegrato. FUNZIONE DI BYPASS: questa fuzioe permette di deviare il flusso di bit da uo o più itegrati, estromettedoli dalla catea. E utile quado o abbiamo bisogo di operare cotemporaeamete co tutti i dispositivi preseti. I questo modo il umero di bit ecessari a completare u istruzioe viee ridotto, accelerado il test, e ioltre garatisce di o portare il dispositivo di cui o si vuole verificare la fuzioalità i uo stato idesiderato. U altra fuzioe solitamete molto usata è la seguete: FUNZIONE DI IDENTIFICAZIONE: è ua fuzioe che permette di idetificare quali dispositivi soo preseti sulla catea JTAG. Nella Figura i.1 è riportata ua rappresetazioe schematica dell'architettura di pricipio di u sistema JTAG, la cui aalisi può essere suddivisa i due parti: i registri e il TAP Cotroller. I primi soo raggruppati i due diverse categorie: IR (Istructio Register, Registro di Istruzioi) e DR (Data Register, Registro di Dati). L Istructio Register è coivolto el processo di cotrollo. I questo registro tramite il segale TDI vegoo caricati i bit di comado. Dopo la decodifica dell istruzioe, vegoo iviati ai registri DR gli opportui segali di cotrollo. I registri DR, che soo coivolti el processo di esecuzioe delle fuzioi, soo tre: BSR (Boudary Sca Register), BR (Bypass Register), ID (Idetificazio Register). Pag. 5 di 36

6 Figura i.1: Architettura a blocchi di u sistema JTAG. L'igresso TDI e l'uscita TDO soo coessi i parallelo co tutti i registri iteri. L isieme delle celle BSC (Boudary Sca Cell) forma il registro BSR (Boudary Sca Register). La gestioe dei segali di cotrollo è affidata al TAP Cotroller. La secoda parte di u sistema JTAG (Figura i.1) è costituita dal blocco omiato TAP Cotroller che cosiste i ua macchia a stati. Il fuzioameto del sistema JTAG è determiato dalle variazioi dello stato del TAP cotroller. Come mostrato el diagramma di Figura i.2 gli stati soo sedici, alcui co suffisso DR operati su registri di dati e altri co suffisso IR operati sul registro di istruzioe. Ogi variazioe dello stato del TAP cotroller è determiata dal segale di cotrollo TMS ed avviee sul frote di discesa del segale di clock TCK. Osserviamo dalla Figura i.1 che i pi TMS, TCK, TRST soo collegati direttamete al blocco TAP cotroller metre TDI e TDO soo collegati i parallelo a tutti i registri, sia dati che istruzioe. Il registro BSR è costituito da umerose celle elemetari dette BSC (Boudary Sca Cell) che oltre ad essere collegate i serie tra di loro soo collegate co i pi esteri del dispositivo e co il suo core logico. Pag. 6 di 36

7 Figura i.2: Diagramma a stati della macchia TAP Cotroller. Nella coloa di destra, i giallo, si agisce sul registro di istruzioe, metre su quella di siistra, i aracioe, sui registri dati. La commutazioe dello stato è determiata dal valore del segale TMS campioato sul frote di discesa del segale di clock. Lo stadard IEEE defiisce le commutazioi della macchia a stati di Figura i.2, ma o tutti gli stati soo effettivamete utili per pilotare i restati registri che compogoo il JTAG el caso i cui o tutte le fuzioi private vegao implemetate. Come riferimeto è dispoibile i rete il mauale dello stadard IEEE , aggiorato alla revisioe dell ao 2000 della versioe origiale del Pag. 7 di 36

8 CAPITOLO 2: TAP CONTROLER 2.1 PROGETAZIONE DELLA MACCHINA DI CONTROLO TEST ACCESS PORT Il TAP Cotroller è ua macchia di cotrollo a stati fiiti ed è il cuore logico di u sistema JTAG, che coordia il fuzioameto dell itero sistema, attivado e disattivado i vari registri a secoda di quale dei sedici stati previsti dallo stadard IEEE è attivo La macchia TAP Cotroller può essere realizzata utilizzado ua logica combiatoria,defiita mediate ua tavola di verità, e u isieme di Flip-Flop per memorizzare lo stato attuale. Per la progettazioe di tale macchia si fa uso dei diagrammi ASM (Algoritmic State Machie). Come prima cosa si disega il diagramma di flusso e si assega a ogi blocco, quidi ad ogi stato, u codice come i Figura 2.1. Il umero delle variabili ecessarie per defiire ogi stato seza ripetizioi deve rispettare la formula 2 = s, dove sta per umero delle variabili e s soo umero dei codici (stati). Lo stato iiziale della macchia TAP Cotroller è quello di riposo e rimae i questo stato fiché il valore del segale TMS, campioato sul frote di salita del segale TCK, o diveta zero logico (come mostrato el diagramma di Figura i.2). I questo caso il TAP Cotroller aggiora il suo stato e passa i quello di attesa. Il valore assuto dal segale TMS ei successivi cicli di clock deciderà le variazioi dello stato del TAP Cotroller. Figura 2.1: Diagramma di flusso della macchia a stati fiiti TAP Cotroller. A ogi stato è assegato u codice proprio di quattro bit che corrispodoo alle quattro variabili X,Y, Z, T. Pag. 8 di 36

9 Il umero di stati previsti dallo stadard IEEE soo 4 16= 2, quidi soo ecessarie 4 X variabili,,y, Z, T, per la assegazioe dei codici. Nella fase codifica degli stati o esiste ua regola precisa da seguire. E possibile tuttavia fare u studio per semplificare la complessità delle variabili e quidi per ottimizzare il fuzioameto della macchia TAP Cotroller. Nel progetto del mio TAP cotroller ho assegato i codici i modo ordiato. Ua volta assegati i codici, può essere defiita la tavola della verità come i Figura 2.2. Figura 2.2: Tavola della verità per la macchia TAP Cotroller. I 16 stati soo ripetuti due volte, ua per il livello logico basso (TMS=0) e ua per il livello logico alto (TMS=1). Il segale TMS è la quita variabile di igresso, metre le uscite del sistema soo le variabili X ,Y+ 1, Z+ 1,T,, i cui valori corrispodoo allo stato successivo che verrà assuto dal TAP Cotroller. Pag. 9 di 36

10 2.2 OTTIMIZZAZIONE DELLE FUNZIONI LOGICHE Ua metodologia efficiete per semplificare ua fuzioe logica è l utilizzo di particolari tavole di verità dette mappe di Karough. Esse cosetoo l'utilizzo della tecica degli aelli, che permette di elimiare le variabili i eccesso. Più è grade l'aello che si riesce a formare più sarao le variabili elimiate. Nella Figura a), b), c), d) soo rappresetate le mappe di X Karaugh per le quattro fuzioi. + 1,Y+ 1, Z+ 1, T+ 1 a) X + 1 = X Y +TMS Y Z +TMS X Y b) Y + 1 = TMS Y Z +TMS X Z +TMS X Y +TMS X Z, Y Figura a), b): Mappe di Karough per le fuzioi X Pag. 10 di 36

11 Pag. 11 di 36 c) + T Z Y X +TMS Y X +TMS Y X +TMS Z + X Y X = TMS Z 1 T Z Y X TMS + d) + T Y +TMS X T Z Y +TMS T Y X +TMS T Y + X T = TMS T 1 T Z Y X +TMS Z Y X TMS + Figura c), d): Mappe di Karough per le fuzioi T, Z

12 2.3 LOGICA DI DECODIFICA DELLE FUNZIONI +1 La struttura completa del TAP Cotroller può essere schematizzata come mostrato i Figura 2.4 Figura 2.4: Architettura a blocchi del TAP Cotroller, composta da ua logica combiatoria per la decodifica delle fuzioi X + 1,Y+ 1, Z+ 1,T+ 1,, da ua serie di registri Flip-Flop e da dei decoder per aggiorare lo stato dei segali diretti ai registri. Per implemetare lo schema i Figura 2.4 soo ecessarie quattro celle di memoria, Flip-Flop, (idicate i blu ella figura) quattro logiche di decodifica per le fuzioi X + 1,Y+ 1, Z + 1, T+ 1 (color salmoe i figura) le cui espressioi soo state sitetizzate co le mappe di Karaugh e ifie di ua logica di decodifica per le uscite verso i registri del TAP Cotroller (color giallo i figura). Applicado i teoremi di De Morga A B = A+ B A+ B = A B è possibile implemetare tutte le logiche di decodifica, sia quelle per lo stato successivo che quella per le variabili di uscita, utilizzado solamete porte NAND. I figura 2.5 a), b), c), d) soo mostrate le logiche di decodifica per le fuzioi implemetate usado porte NAND da due a sette igressi. Al mometo della progettazioe le NAND da cique, sei, e sette soo state realizzate combiado tra loro NAND più piccole. Pag. 12 di 36

13 Figura 2.5 a): La logica di decodifica per la fuzioe X + 1 realizzata co porte NAND Figura 2.5 b): La logica di decodifica per la fuzioe Y + 1 realizzata co porte NAND Pag. 13 di 36

14 Figura 2.5 c): La logica di decodifica per la fuzioe Z + 1 realizzata co porte NAND Figura 2.5 d): La logica di decodifica per la fuzioe T + 1 realizzata co porte NAND Pag. 14 di 36

15 No tutti i sedici stati hao uscite dirette ai registri. Per le specifiche del mio progetto, ovvero per il tipo di istruzioi che mi è stato richiesto di implemetare, solo sei stati costituiscoo l'isieme di segali utili alla gestioe dei registri: riposo (0000), capturedr (0100), shiftdr (0110), updatedr (1110), shiftir (0111), updateir (1111). La logica di decodifica dei segali dirette ai registri della macchia TAP è mostrata i Figura 2.6. Figura 2.6: Schema a blocchi della logica di decodifica del TAP Cotroller per i segali di cotrollo diretti ai registri. Pag. 15 di 36

16 2.4 SIMULAZIONI PER TAP CONTROLLER Nella Figura 2.7-a) vegoo riportate le simulazioi delle logiche di decodifica per le fuzioi X,Y, Z, T metre ella Figura 2.7-b) soo riportate le uscite le corrispodeti uscite del decoder che vao ad attivare i registri dati ed istruzioe. Figura 2.7-a): Il cambiameto delle variabili i fuzioe del valore del segale TMS. Fio a quado il segale di preset (liea azzurra) è attivo e il segale TMS vale uo tutte le variabili rimagoo a zero, codizioe che sul diagramma di flusso (Figura 2.1) corrispode allo stato di riposo (asleep). Se sul frote di discesa del segale di clock TCK viee campioato il segale TMS co valore zero, la variabile T diveta uo. Otteiamo cosi il codice "0001" che corrispode allo stato di attesa. Aaloghe osservazioi possiamo fare per tutta la durata della simulazioe. Da otare ache che il cambiameto dello stato, e quidi dei valori delle variabili, avviee sul frote di discesa del impulso di clock. Pag. 16 di 36

17 Figura 2.7-b): Le uscite del decoder dirette ai registri dati. La scala dei tempi idicata è i aosecodi. A ogi ciclo di clock le quattro variabili formao uo dei sedici codici corrispodeti ad uo stato. Se il codice corrispode ad uo degli stati che comporta cambiameti sui registri, il DECODER del TAP Cotroller attiva la corrispodete uscita. All'iizio della simulazioe le quattro variabili hao tutte valore zero, dimostrato dal valore alto del segale riposo. All'istate t = 25 s della simulazioe, lo stato cambia e diveta alto il segale capture_dr. Osservado la simulazioe i Figura 2.7-a) allo stesso istate ti tempo si può verificare ifatti la preseza del codice corrispodete E possibile osservare alcui glitch preseti sui segali a causa dell espasa scala delle tesioi, dell ordie delle decie di millivolt, dovuti al fatto che il simulatore tiee coto dei tempi di attraversameto delle porte logiche. Nel corso della progettazioe e è stato teuto coto e il fuzioameto è comuque garatito dalla simulazioe. Pag. 17 di 36

18 CAPITOLO 3: REGISTRI INSTRUCTION REGISTER Per eseguire le fuzioi di test, la prima azioe che esegue il TAP Cotroller è impostare lo stato del Registro Istruzioe (IR). Questo registro è costituito da tre sezioi: shift, hold e decode, come mostrato i Figura 3.1. Oltre le fuzioi stadard, le specifiche di progetto hao richiesto l implemetazioe della fuzioe opzioale di idetificazioe. Figura 3.1: Schema a blocchi del Registro di Istruzioi. Quado è abilitato l IR la sezioe di shift è collegata tra il segale TDI e il segale TDO. Per poter idetificare le quattro istruzioi previste l'ir deve essere almeo a due bit. Il Registro di Istruzioe viee abilitato dal TAP Cotroller, iviado ua sequeza opportua di bit tramite il segale TMS tale da portare la macchia ello stato shift IR. Partedo ad esempio dallo stato di riposo, la sequeza è Tabella 3.1: Codifica delle istruzioi implemetate, co rispettivi segali di cotrollo verso i registri dati. Pag. 18 di 36

19 Abilitado questo stato colleghiamo la sezioe shift del registro tra il segale TDI e il segale TDO. Ua volta caricati i bit di comado el registro, tramite il segale TMS possiamo cambiare lo stato del TAP Cotroller da shift IR a update IR iviado la sequeza di bit 11. Cosi facedo i dati caricati ella sezioe di shift passao i quella di hold, e potrao essere decodificati dall apposita sezioe dell IR. Il Registro Istruzioe deve coteere almeo due bit per poter eseguire le istruzioi fodametali previste dallo stadard IEEE , ovvero bypass, sample/preload, ed extest, e l istruzioe opzioale di idetificazioe. I Figura 3.2 è mostrata l implemetazioe del Registro di Istruzioi. Le sezioi di shift e di hold del registro soo costituite ogua da due FLIP-FLOP coessi i serie. L'igresso del primo FLIP-FLOP dello shift coicide co il segale TDI metre l'uscita del secodo coicide co il segale TDO. I FLIP-FLOP della sezioe di shift soo coessi i parallelo co quelli della sezioe di hold che soo aggiorati co u impulso sul segale di Update IR proveiete dal TAP Cotroller. Le uscite di questi ultimi sarao decodificate dal DECODER composto da quattro porte AND. Il clock viee abilitato dalla preseza di u valore logico alto sul segale Shift IR tramite u ulteriore porta AND a due igressi (i basso a siistra ella Figura 3.2). Il clock quidi arriva sui FLIP-FLOP del Registro Istruzioe solo quado il TAP Cotroller è ello stato Shift IR. Figura 3.2: Implemetazioe del registro di istruzioi. La porta AND (colore giallo) viee abilitata dal segale shift IR. Caricati i bit di comado, l'istruzioe viee trasmessa alla logica di decodifica del registro applicado il segale update I. L'uscita b del IR è diretta al Bypass Register, l'uscita i attiva l Idetificatio Register, metre le uscite s e p soo dirette alle celle di Boudary Sca per l'esecuzioe delle fuzioi sample e preload Pag. 19 di 36

20 3.1.2 SIMULAZIONE IR Nella Figura 3.3-a è riportata ua simulazioe del fuzioameto del Registro di Istruzioe dove per verificare il corretto fuzioameto dell IR il segale update IR a ua frequeza pari alla metà di quella del segale di clock TCK. I bit caricati formao ua delle quattro combiazioi possibili che, i corrispodeza dell impulso di update IR vegoo decodificate. La decodifica delle istruzioi è riportata ella tabella di Figura 3.3-b Si attiva quidi ( uo logico) il corrispodete segale di comado. I segali di istruzioe s e p, utili allo svolgimeto delle istruzioi di sample/preload ed extest soo attivati co le combiazioi 01 e 10 e sarao diretti al BSR. Co il codice 11 si abilita l'uscita b diretta al BR per l esecuzioe dell istruzioe di bypass. Ifie, co la combiazioe 00 viee abilitata l'uscita i diretta al ID per eseguire l istruzioe di idetificatio. Nella fase di shift i bit vegoo caricati dal meo sigificativo al più sigificativo, quidi per otteere la combiazioe 01 il primo bit iviato sul segale TDI deve essere 1 metre il secodo 0. Figura 3.3: Simulazioe del fuzioameto del Registro di Istruzioe. Il segale TDI viee campioato sul frote egativo del segale di clock. Il segale update IR fa trasitare l'istruzioe alla sezioe di decodifica, dalla quale viee attivato uo dei quattro segali di istruzioe diretti ai registri dati BOUNDARY SCAN REGISTER Il Boudary Sca Register viee abilitato el caso vega richiesta l esecuzioe della fuzioe di sample/preload o di extest. Co i segali shift DR, capture DR e update DR proveieti dal TAP Cotroller opportuamete collegati il BSR può eseguire le fuzioi previste dallo stadard. Il BSR Pag. 20 di 36

21 è formato da ua catea di celle uguali collegate i serie tra loro, tramite i segali SI (Serial Iput) e SO (Serial Output), dette BSC (Boudary Sca Cell). I Figura 3.4 è possibile otare che oltre i collegameti serie soo preseti dei collegameti, NI (Normal Iput) e NO (Normal Output), che collegao le celle co i pi di igresso/uscita da u lato e co il core logico dall altro. Figura 3.4: Schema a blocchi di u tratto di Boudary Sca Register. Le sigole BSC soo collegate i serie tra loro tramite i segali SI (Serial Iput) e SO (Serial Output) e soo collegate co i pi di igresso/uscita e co il core logico del circuito sotto test tramite i segali NI (Normal Iput) e NO (Normal Output). Co i segali di cotrollo proveieti dal Registro Istruzioe e dal TAP Cotroller ogi cella può eseguire le fuzioi previsti dallo stadard JTAG. Il segale SI della prima cella corrispode co il segale TDI metre il segale SO dell ultima cella della catea corrispode co il segale TDO. La lughezza massima della catea del BSR dipede dalle specifiche del circuito el quale si vuole iserire il sistema JTAG. I Figura 3.5-a è riportato l implemetazioe di ua Boudary Sca Cell. Figura 3.5-a: Implemetazioe di ua cella BS. Soo preseti due igressi, NI e SI, e due uscite, NO e SO. Se la cella BS e la prima della catea allora il suo igresso SI igresso coicide co il segale TDI, se si tratta dell'ultima la sua uscita SO coicide co il segale TDO. Pag. 21 di 36

22 Quado il sistema JTAG è disabilitato, questo deve essere trasparete al resto del sistema. Quidi, il core logico del circuito deve essere direttamete collegato co i pi di igresso/uscita esteri. Come visto el diagramma di flusso di capitolo 2, se il JTAG si trova ello stato di Riposo, il decoder del TAP Cotroller alza il segale r. Questo segale è diretto al BSR, ed è uo degli igressi della porta OR (i verde ella Figura 3.5). Lo stato logico alto del segale r fa si che l igresso NI sia direttamete coesso co l uscita NO, visto che ello stato di riposo il segale Update-IR è sicuramete basso. Se è ivece attivo il segale p, proveiete sempre dal da Registro Istruzioi, l igresso della cella è uovamete il segale NI, ma quado il TAP Cotroller si porterà ello stato Capture-DR il valore presete i igresso sarà memorizzato el primo Flip-Flop e sarà quidi dispoibile sull uscita seriale SO per la successiva fase di Shift-DR che farà trasitare i dati su tutta la BSC. Se ivece dal Registro Istruzioe è stato selezioato il comado s, durate la fase di Shift-DR i dati soo trasmessi lugo la catea BS i modo seriale. Dopo di che, lo stato Update-DR trasferisce il dato memorizzato durate lo shift seriale sull uscita NO SIMULAZIONI DEL BSC I Figura 3.6 è riportata la simulazioe del fuzioameto di ua cella BS el caso i cui si voglia catturare l igresso NI e rederlo dispoibile per il successivo shift del registro di Boudary Sca. Come spiegato el paragrafo precedete, se il segale p è alto (prima traccia della Figura 3.6), il segale presete sull'igresso NI viee trasmesso sull'uscita della cella SO dopo l impulso del segale Capture-DR (quarta traccia). Figura 3.6: Simulazioe del fuzioameto di ua BSC. Il valore logico presete sull igresso NI viee riportato sull uscita SO grazie ad u opportua sequeza temporale dei comadi di cotrollo s e capture-dr. Pag. 22 di 36

23 Figura 3.7: Simulazioe del fuzioameto di u Registro BS composto da sei celle idetiche BS. La simulazioe è divisa i tre. Nella prima parte il Sistema JTAG è disattivato. La secoda parte il segale p è attivo. La terza parte è attivo il segale s. I Figura 3.7 è riportata ua simulazioe di u Registro BS formato da sei celle. La simulazioe mostra come i dati preseti sull igresso seriale, coicidete i questo caso co il segale TDI, vegoo riportati sulle uscite NO dopo essere trasitate sulla catea e dopo l applicazioe dell impulso di Update-BR BYPASS REGISTER Quado abbiamo collegati più di u dispositivo collegati i serie tra di loro il flusso di bit dedicato all'ultimo della catea deve ecessariamete passare attraverso tutti quelli precedeti. Se dobbiamo lavorare soltato co l'ultimo dispositivo della catea, o comuque o co tutti cotemporaeamete diveta utile poter disattivare i dispositivi o utilizzate. La fuzioe di deviazioe del flusso di bit viee eseguita dal Registro di Bypass. I Figura 3.8 viee rappresetato u sistema JTAG composto da tre dispositivi e si applica la fuzioe di bypass al dispositivo umero due. Pag. 23 di 36

24 Figura 3.8: Disattivazioe del dispositivo umero due i u sistema JTAG tramite la fuzioe di Bypass. Possoo essere disattivati più dispositivi cotemporaeamete. Il flusso di bit devia i dispositivi disattivati. Dovedo svolgere ua fuzioe semplice ache la struttura del Registro di Baypass risulta semplice. Nella Figura 3.9 viee rappresetato il Registro di Bypass che è costituito da ua cella di memoria Flip-Flop di tipo Master-Slave, ua porta AND a mote del Flip-Flop, che si abilita co u segale di cotrollo (b) proveiete dal Registro di Istruzioi e u'altra porta AND (i basso a siistra della figura) che viee abilitata quado il segale shift BR è alto (uo logico). Il segale shift BR cosi come il segale shift BSR o è ua uscita del TAP Cotroller, questo segale si ricava da shift DR dopo u opportua decodifica come verrà mostrato alla fie di questo capitolo. Figura 3.9: Architettura a blocchi del registro di bypass. Il registro viee abilitato tramite il segale alto b proveiete dal registro di istruzioe e il segale shift BR. Pag. 24 di 36

25 Come si vede i Figura 3.9 alla porta AND (i alto i figura) è presete il segale TDI. Se questa porta viee aperta (b uo logico) e ache la secoda porta AND (i basso a siistra) viee aperta (Shift BR uo logico), a ogi impulso di clock il segale che si presetao al pi TDI viee trasmesse al pi di uscita TDO e quidi al TDI del prossimo dispositivo se o si tratta del ultimo della catea SIMULAZIONE PER BR I Figura 3.10 viee rappresetata la simulazioe del fuzioameto del BR. Il segale preseta sul pi TDI viee trasmesso all'uscita TDO solo quado il Registro di Bypass viee abilitato (segale b alto). Figura 3.10: Simulazioe per il Registro di Bypass IDENTIFICATION REGISTER U'altra fuzioe, quella della idetificazioe è utile quado si lavora co più di u dispositivo alla volta. Il modo più semplice per implemetare questa fuzioe è quello di attribuire a ogi dispositivo u codice idetificativo di bit. Questa fuzioe viee svolta dal Registro di Idetificazioe. Per progettare questo registro dobbiamo teer coto di alcui specifici vicoli di fuzioameto richiesti dallo stadard: a) Avedo ua sola uscita a disposizioe(tdo) l'id deve restituire la codice idetificativo i modo seriale Pag. 25 di 36

26 b) Il Registro di idetificazioe deve essere i grado di restituire il codice ache u umero ifiito di volte c) La parola o deve essere persa se il registro o viee temporaeamete alimetato d) Per poter attribuire a ogi dispositivo ua codice uico, seza ripetizioi, esso deve coteere u umero di bit che rispetti la formula 2 p = c, dove i questo caso p è il umero di bit e c e il umero di codici (dispositivi). Partedo da queste specifiche l'id può essere realizzato combiado multiplexer (MUX) e celle di memoria FLIP-FLOP, come i Figura 3.11 Figura 3.11: Registro di idetificazioe da quattro bit che forma u codice idetificativo IL registro restituisce i dati i modo seriale, viee abilitato da segali i e shift ID. Uo degli igressi di ogi MUX cosete il passaggio del codice idetificativo verso TDO, l'altro igresso e coesso alla alimetazioe oppure alla massa a secoda se si vuole uo logico oppure zero logico per formare il codice Uo dei due igressi di ogi MUX viee coesso a massa se si vuole uo zero logico oppure all alimetazioe per avere uo logico acora ella fase di realizzazioe fisica del circuito itegrato. Co il segale di cotrollo i (uo logico) proveiete dal registro di istruzioi possiamo abilitare il ostro ID. Co il segale alto capture DR scriviamo il codice idetificativo el ID. Quado ache il segale shift ID proveiete dal TAP Cotroller sarà uo logico il codice idetificativo di bit si Pag. 26 di 36

27 sposterà verso il pi di uscita TDO a ogi impulso di clock SIMULAZIONE ID Nella Figura 3.12 c'è ua simulazioe di u Registro ID da 8 bit. Il codice è strettamete esemplificativo Co il segale capture DR il codice idetificativo viee scritto ei Flip- Flop dopo di che il codice viee restituito sul pi TDO Figura 3.12: Simulazioe di u ID. Il codice idetificativo da è 8 bit 3.5 ASSEMBLAGGIO DELLA PARTE LOGICA I figura 3.13 viee assemblato uovamete l'itero sistema JATG. Soo riportati gli stessi registri visti i precedeza e soo state aggiute due dettagli i più. Primo è u demultiplexer che ha come igresso shift DR proveiete dal TAP Cotroller cotrollato da Registro di Istruzioi. Alla sua uscita ci soo tre segali: shift BSR, shift BR, shift ID. Questi segali soo diretti agli tre Data Register per aprire le porte AND attraverso quali passa l'impulso di clock. Cosi si evita che tutti i registri vegoo attivati cotemporaeamete. Il secodo dettaglio è u multiplexer i uscita. Gli igressi di questo MUX soo le uscite dei quattro registri, metre la sua uscita coicide co il pi di uscita TDO. Ache esso è cotrollato da IR. Seza questa separazioe ogi registro tederebbe a imporre i uscita il valore del suo segale. Questo comporterebbe oltre ad avere i uscita u segale spesso errato, ache a u pericolo di daeggiare il circuito per il passaggio eccessivo di correte se almeo due registri mostrao livelli logici opposti i uscita. I segali di cotrollo dei multiplexer Pag. 27 di 36

28 di igresso e uscita soo geerati dal registro istruzioi, ifatti dipede dalla fuzioe richiesta quale registro deve essere collegato tra igresso e uscita del sistema JTAG. I multiplexer a tre igressi mostrati ella Figura 3.13 soo i realtà costituiti da multiplexer a due igressi collegati opportuamete. Figura 3.13: : Schema a blocchi del sistema JTAG, compresivo del multiplexer per la gestioe dei segali di shift dei registri dati e del multiplexer sul segale TDO. Pag. 28 di 36

29 CAPITOLO 4: Porte Logiche INTRODUZIONE U circuito elettroico digitale può solitamete essere implemetato i diverse modalità, al mometo della progettazioe si cerca quidi il metodo più veloce ed efficiete. Soprattutto el caso del TAP Cotroller, le fuzioi logiche hao raggiuto ua otevole complessità. Prededo ad esempio la fuzioe X + 1 = X Y + TMS Y Z + TMS X Y si può vedere come essa sia implemetabile i diversi modi utilizzado porte AND e OR. Nella tecologia CMOS le porte AND e OR ecessitao di più trasistor rispetto ad ua porta NAND (6-8 trasistor cotro 4). Per questo motivo, si è scelto di utilizzare solamete porte NAND a due, tre e quattro igressi. Ache le porte NOR soo state scartate perché, per u corretto bilaciameto della porta, la dimesioe dei trasistor a caale p devoo essere molto più gradi dei corrispettivi trasistor a caale. Si è quidi scelto come pricipale obiettivo il risparmio di area di silicio, per redere il sistema JTAG, che deve essere di ausilio al ormale fuzioameto di u circuito itegrato, più maeggevole e meo ivadete. 4.1 SCHEMA CIRCUITALE DELLA PORTA NAND Il vataggio della progettazioe digitale è che, ua volta dimesioata ua porta logica, questa può essere implemetata ovuque si vuole. Lo schema elettrico della porta NAND a due igressi i tecologia C-MOS, realizzata ell ambito di questo progetto di tesi, è mostrato i Figura 4.1-a) Figura 4.1-a): Porta NAND realizzata i tecologia C-MOS I trasistor di P-MOS hao ua larghezza del gate di 420 m, metre gli N-MOS hao ua larghezza di 240 m. Per le NAND a tre o più igressi lo schema circuitale è simile, ma la larghezza dei gate cresce per mateere bilaciata la porta. I Figura 4.1-b) vi è mostrata ua simulazioe per la porta NAND implemetata, metre ella Figura 4.3-c) è mostrato il layout della porta a due Pag. 29 di 36

30 igressi. Figura 4.1-b): Simulazioe della porta NAND. L'uscita è bassa solo se etrambi i segali di igresso hao il valore alto. Figura 4.1-c): Layout della porta NAND. Pag. 30 di 36

31 4.2 SCHEMA CIRCUITALE DELLA PORTA NOT Nella Figura 4.2-a) è riportato lo schema della porta NOT. I tutte le applicazioi del mio progetto la larghezza del gate per il P-MOS pari a 1.68 um e per N-MOS 420 m. Figura 4.2-a): Porta NOT realizzata i tecologia C-MOS Nella simulazioe di Figura 4.2-b) viee rappresetata ua simulazioe per la porta NOT. L'igresso e ivertito rispetto all'igresso. Figura 4.2-b): Simulazioe della porta NOT. L'uscita bassa per segale di igresso alto e viceversa. Pag. 31 di 36

32 Figura 4.3-c): Layout della porta NOT. 4.3 SCHEMA CIRCUITALE DELL'INTERUTORE ELETTRICO TRASMISSION GATE Nella figura 4.3-a) viee rappresetato l aalogo di u iterruttore digitale, il Trasmissio Gate. Il segale di cotrollo, chiamato clock, viee applicato i cotro fase sui due trasistor. Per il valore alto applicato sul gate del trasistor N-MOS (e quidi basso sul P-MOS) l'iterruttore elettroico viee chiuso e il valore dell'uscita segue quello dell'igresso. Al cotrario l'iterruttore è aperto se sul gate del N-MOS viee applicato u segale basso (quidi alto sul P-MOS). La larghezze del gate del P-MOS è di 360 m, metre di 240 m per il gate del trasistor N-MOS. Figura 4.3-a): L'iterruttore elettrico Trasmissio Gate realizzato i tecologia C-MOS Pag. 32 di 36

33 Figura 4.3-b): Simulazioe dell 'iterruttore elettrico Trasmissio Gate. Per il segale di clock alto l'uscita segue l'igresso. Per il segale di clock basso l'uscita dipede solo dal carico (i questo caso u carico resistivo che tede a scaricare il valore alto rimasto sull uscita del trasmissio gate). Nella simulazioe di Figura 4.3-b) è stato applicato u carico resistivo sull'uscita, che provoca come si vede i figura u abbassameto della tesioe el tempo. Quado il segale di clock è alto viee campioato il segale i igresso. Viceversa quado il segale di clock è basso l'uscita dipede solo dal carico, ma o viee alterata dal cambiameto del valore del segale di igresso. 4.4 SCHEMA CIRCUITALE PER IL MULTIPLEXER U Multiplexer a due igressi può essere realizzato combiado due Trasmissio Gate come i Figura 4.4-a). I segali di cotrollo vegoo applicati ai due TG i cotro fase i modo da attivare l uo o l altro alterativamete. L'uscita segue quidi l igresso selezioato. Figura 4.4-a): Multiplexer realizzato i tecologia C-MOS Pag. 33 di 36

34 Figura 4.4-b): Simulazioe del Multiplexer. Per valori alti del segale di clock l'uscita segue l'igresso A, per valori di clock basso, l uscita segue l'igresso B. Nella simulazioe del Multiplexer di Figura 4.4-b) soo stati usati come igressi due ode quadre co frequeze diverse per apprezzare la differeza di igresso selezioato che viee riportato sull uscita. Si può osservare che per il segale di clock alto l'uscita segue l'igresso A, viceversa il segale B viee trasferito all'uscita se il segale di clock è basso. 4.4 SCHEMA CIRCUITALE DELLA PORTA NOR Nel progetto è stato fatto uso ache della porta logica NOR, i particolare per la realizzazioe delle porte OR mettedo a valle di questa u Iverter (NOT). L uso di questa porta è stato limitato a causa delle dimesioi fisiche ecessarie del P-MOS, be più gradi del corrispettivo N-MOS, per il bilaciameto di tale porta. La larghezza del P-MOS è ifatti pari a 1,44 um, cotro i 240 m per la parte N-MOS. Figura 4.5-a): La porta NOR realizzata i tecologia C-MOS Pag. 34 di 36

35 Figura 4.5-b): Simulazioe della porta NOR. Il segale d'uscita è alto solo se etrambi i segali di igresso assumoo u valore basso. Nelle simulazioe riportata i Figura 4.5-b) si può osservare che l'uscita ha u valore alto se etrambi gli igressi hao valore logico basso. Figura 4.1-c): Layout per la porta NOR. Pag. 35 di 36

36 CONCLUSIONI Il lavoro svolto, come dimostrato dalle simulazioi, ha portato al raggiugimeto di u sistema JTAG completamete fuzioate. Questo circuito verrà iserito el progetto di u più ampio dispositivo elettroico itegrato i corso di sviluppo ei laboratori I.N.F.N. che verrà iviato i foderia per la produzioe el corso dell ao La particolare attezioe dedicata al dimesioameto e al bilaciameto di ogi sigola porta logica fodametale, permette al circuito di lavorare ad ua frequeza di 1 GHz. Ioltre l utilizzo di formule di semplificazioe ha permesso di ridurre il umero di trasistor riducedo quidi l aerea occupata così come richiesto dalla specifica di progetto. U vataggio dell architettura JTAG da me sviluppata è la possibilità di aggiugere i u secodo mometo altre fuzioi utili al test o ulteriori celle ella catea di boudary sca per collegare u umero idefiito di elemeti. Le fuzioi da aggiugere possoo essere quelle opzioali defiite sempre ello stadard IEEE oppure fuzioi custom sviluppate appositamete per il circuito itegrato di cui si vuole eseguire il test. Pag. 36 di 36