S R Qn+1 Commento 0 0 Qn Conserva lo stato Memorizza Memorizza 1 1 1? Indeterminato. Tabella 1

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1 Dai circuiti combiatori alle reti sequeziali: i FLIP FLOP Nei circuiti combiatori le uscite dipedoo, i u determiato istate, uicamete dai valori assuti dagli igressi ello stesso istate, ed ioltre il ripetersi di ua eguale cofigurazioe di igresso produce ecessariamete la medesima risposta delle uscite, seza teer coto delle precedeti situazioi. Nell'elettroica digitale è spesso ecessario disporre di sistemi logici variamete complessi, che chiameremo reti sequeziali, i grado di forire ua o più uscite dipedeti sia dagli stati logici attuali che da quelli precedeti acquisiti dagli igressi. Ciò comporta che il circuito ricordi lo stato precedete, che deve quidi essere stato registrato e mateuto. Da questo derivao due aspetti esseziali: - ua rete sequeziale è ache u circuito di memoria; - la cofigurazioe assuta dalle uscite dovrà essere determiata o solo dalla cofigurazioe degli igressi, come i u semplice circuito combiatorio, ma ache dall'iformazioe dello stato precedete, che il circuito stesso ha memorizzato e tratteuto i uscita. Ne cosegue che i circuiti sequeziali dovrao essere provvisti di rete di retroazioe per trasferire i igresso tale iformazioe; si tratta di circuiti ad aello chiuso. I flip-flop soo dispositivi sequeziali i grado di memorizzare u bit. Vi soo vari tipi di flip-flop che differiscoo, sostazialmete, per il diverso meccaismo di memorizzazioe del bit. Gli igressi dei flip-flop possoo essere distiti i sicroi e asicroi: - sicroi soo gli igressi la cui iflueza sullo stato delle uscite è subordiata alla preseza di u segale estero di sicroismo, clock (CK); tale segale è geeralmete periodico e deve essere molto stabile, poiché da esso dipedoo le fasi di fuzioameto del FF; - asicroi soo gli igressi la cui iflueza sullo stato delle uscite o dipede da alcu segale di sicroismo. Rietrao i questo tipo di segali i comadi di: Clear (CL), che forza i uscita lo stato 0 e cioè 0, ; Preset (PR), che forza i uscita lo stato e cioè, 0. Lo studio dei flip-flop è fodametale per la compresioe della maggior parte dei circuiti sequeziali come cotatori, registri, memorie, microprocessori; così come la porta NAND (NOR) è alla base dei dispositivi combiatori, allo stesso modo i flip-flop si possoo cosiderare i mattoi fodametali dell'elettroica digitale sequeziale. I flip-flop si possoo realizzare sia a porte logiche che co elemeti attivi discreti (BJT e FET), ma spesso si preferisce utilizzare flip-flop già dispoibili i forma itegrata. Flip-flop Set-Reset asicroo. Latch SR Il flip-flop Set-Reset (FF-SR) o latch SR (derivato dal verbo to latch che sigifica bloccare ) è uo dei più semplici circuiti sequeziali asicroi i grado di memorizzare ua iformazioe biaria a u bit. Esso costa di due igressi S ed R deomiati SET (letteralmete porre ) e RESET (letteralmete riporre ) e di u'uscita. I geere ache dell'uscita egata. I figura è mostrato il simbolo logico del FF-SR isieme alla tavola della verità. S R S R + Commeto 0 0 Coserva lo stato 0 0 Memorizza 0 0 Memorizza? Idetermiato Tabella

2 La prima riga della tabella della verità idica che la combiazioe d'etrata S R 0 lascia ialterato lo stato logico della liea, giacché co si è idicato lo stato presete dell'uscita e co + quello che l'uscita assume dopo aver imposto i valori d'etrata S e R. I altre parole, se il flip-flop si trova ello stato 0 e si applica i etrata S R 0 l'uscita rimae ello stesso stato cioè: + 0; aalogamete se e S R 0 lo stato futuro coicide sempre co per cui: +. Ovviamete l'uscita assume il valore complemetare di e pertato o è stato idicata ella tabella della verità. La secoda riga ci iforma che se S 0 e R (operazioe di Reset) l'uscita si porterà ello stato + 0 idipedetemete dal valore precedete 0 o di. La terza riga idica che se S e R 0 (operazioe di Set) l'uscita si porterà ello stato + sia che 0 che se. Nell'ultima combiazioe S R è stato associato il simbolo +? per idicare la preseza di uo stato idetermiato ell'uscita del flip-flop. Ifatti portare S e R ad equivale a forzare l'uscita cotemporaeamete a e a 0 (operazioi di Set e Reset); ciò, evidetemete, è ua icogrueza logica. Tale combiazioe va, quidi, evitata. Latch a porte NOR I figura si mostra lo schema a blocchi circuitale di u FF-SR realizzato co porte NOR. A seguire è riportata la tabella della verità. S R Tabella 2 Aalizziamo il comportameto del circuito per le diverse combiazioi di S e R facedo riferimeto alla tabella di verità riportata sopra che esprime i maiera più esplicita la dipedeza dell'uscita futura + dagli igressi S ed R e dall'uscita presete. 2

3 ) Se S R 0 lo stato di uscita delle porte NOR dipede dai valori delle uscite stesse. Suppoiamo che lo stato iiziale sia 0 e valutiamo quello futuro +. Dal circuito si ricava che l'uscita della NOR2 vale: S Tale valore è riportato i igresso alla NOR, per cui: Aalogamete se fosse stato + : + R S R I defiitiva si soo verificate le prime due righe della tabella precedete che corrispodoo siteticamete alla prima riga della tabella. L'aalisi svolta mostra che per S R 0 lo stato di uscita si coserva ma o è a priori determiato quale esso sia. Ifatti ell'istate i cui si forisce alimetazioe al circuito sia che soo iizialmete ello stato basso per cui etrambe le uscite dei NOR tedoo ad. A causa dei ritardi di propagazioe iteri alle porte, però, l'uscita di uo dei due NOR va ad prima dell'altro NOR i modo casuale defiedo così lo stato iiziale del sistema. Se, ad esempio, prima di l'uscita del NOR è forzata ello stato basso; questo livello logico, riportadosi i igresso al NOR2, coferma e quidi 0. È possibile imporre lo stato iiziale mediate igressi ausiliari detti di pre-assegazioe. 2) Se S 0 e R l'uscita del NOR è forzata ello stato basso poiché per qualuque valore di si ha: + R + Tale stato è riportato i igresso alla NOR2 la cui uscita diveta: S I defiitiva si ha + 0 idipedetemete dallo stato iiziale. I tal modo si soo verificate la terza e la quarta riga della tabella 2. Osserviamo che se si riportao gli igressi ello stato di riposo S R 0, il valore dell'uscita 0 resta memorizzato ella latch. 3) Se S e R 0 l'uscita della NOR2 è forzata ello stato basso poiché per qualuque valore di si ha: S + + Tale valore è riportato i igresso alla NOR, per cui: R

4 Si è quidi dimostrato che per S e R 0 risulta sempre +, come idicato ella quita e sesta riga della tabella 2. Se si riportao gli igressi S ed R a zero lo stato logico di uscita resta memorizzato. 4) Se S R etrambe le uscite e soo forzate allo stato logico zero idipedetemete da quello precedete. Le uscite o soo più ua il complemeto dell'altra. Ioltre se si riportao gli igressi ello stato di riposo S R 0 può accadere: a) S è ricoosciuto basso prima di R per cui i igresso si ha, ache se per u breve istate, S 0 e R che rappreseta la codizioe di RESET e quidi 0 e ; b) R è ricoosciuto basso prima di S per cui si ha la cofigurazioe trasitoria: S e R 0 che rappreseta la codizioe di SET che porta: e 0. I defiitiva la combiazioe S R va evitata poiché o è possibile determiare uivocamete lo stato logico dell'uscita quado le etrate torao ello stato di riposo SR0. Tabella delle trasizioi Dalla tabella della verità del FF-SR si può costruire ua mappa di Karaugh deomiata tabella delle trasizioi ella quale sulle coloe si scrivoo le diverse combiazioi delle variabili di etrata S e R e sulle righe le diverse combiazioi relative allo stato presete. I ciascua casella si scrive il valore dello stato futuro +. Si ottiee la seguete tabella: SR Dalla tabella delle trasizioi si perviee all'equazioe caratteristica del flip-flop che esprime l'uscita futura + i fuzioe di S, R e. Si ottiee dopo la miimizzazioe: SR + + Allo stesso risultato si perviee ache aalizzado direttamete lo schema della latch a porte NOR: + R ( + ) SR R R + S + R S + 4

5 Latch a porte NAND I figura è riportato lo schema elettrico di u flip-flop che utilizza porte NAND co igressi idicati co A e B. A B + Commeto 0 0? Idetermiato 0 Memorizza 0 0 Memorizza 0 Coserva lo stato Il comportameto del flip-flop, facilmete ricavabile dall'aalisi del circuito, è simile a quello del flip-flop SR a porte NOR co la differeza che le liee A e B, corrispodeti agli igressi di set e reset, soo attivi sul livello basso; i quello a porte NOR, ivece, soo attivi sul livello alto. Ciò è messo i evideza dalla tabella della verità riportata sopra che mostra come lo stato di riposo si ha per AB, l'operazioe di set è otteuta portado A 0, metre quella di reset si ha per B 0. Lo stato di idetermiazioe si ha per: A B 0 che forza. Facedo precedere gli igressi A e B da ivertitori si ottiee il circuito riportato ella figura sottostate che soddisfa la tabella della verità del flip-flop SR che è stata riportata uovamete per comodità. S R + Commeto 0 0 Coserva lo stato 0 0 Memorizza 0 0 Memorizza? Idetermiato I commercio soo dispoibili latch itegrate TTL e CMOS. Ricordiamo il TTL che cotiee 4 latch a porte NAND; della CMOS si ricordao i quadrupli 4043 a porte NOR e il 4044 a porte NAND. U'iteressate applicazioe del latch SR si ha come iterruttore atirimbalzo (atibouce). Gli iterruttori meccaici, ifatti, durate il loro fuzioameto possoo geerare degli impulsi o desiderati che potrebbero modificare il comportameto di evetuali reti digitali ad essi collegati. I realtà quado si chiude u iterruttore, a causa dell'elasticità della lamia meccaica itera, o si ha ua istataea e permaete chiusura del cotatto. uesto subisce u certo umero di oscillazioi prima di assumere defiitivamete la posizioe di iterruttore chiuso. Durate tutta la fase dei rimbalzi meccaici lo stato logico dell'uscita varia tra 0 e u umero di volte del tutto casuale. Si pesi, ad esempio, al cotatore "elimia code" dei supermercati. uado il salumiere preme il pulsate, il display a due cifre deve mostrare il umero successivo a quello correte grazie alla preseza di u circuito cotatore digitale. Se, però, l'iterruttore o è protetto da circuito atirimbalzo, alla pressioe dello stesso da parte del salumiere, si geerao più 5

6 impulsi che verrebbero coteggiati e quidi aziché visualizzare il umero successivo, vedremmo sui display u umero sicuramete più grade. Se, ad esempio, il display mostra il umero 30 ed alla pressioe dell'iterruttore si geerao 5 impulsi, il successivo umero visualizzato sul display sarà 35 aziché 3. Gli impulsi spuri si possoo elimiare poedo tra uscita e massa u codesatore di opportua capacità (filtro passa-basso) che li cortocircuiti. Tale tecica produce, però, ua perdita ella velocità di risposta. Nel caso di circuiti a deviatore si può usare u FF-SR come mostrato ella figura a margie, i grado di elimiare le oscillazioi i trasitorio. uado il deviatore è ella posizioe S risulta: SR 0 per cui e 0. uado si porta il deviatore dalla posizioe S alla R, i ua prima fase la lamella del deviatore o tocca i puti S e R per cui SR 00 e l'uscita coserva lo stato. Nell'istate i cui la lamella tocca il puto R si ha: SR 0. L'uscita diveta: 0 e. I piccoli rimbalzi meccaici fao assumere agli igressi SR i valori SR 00 ed SR 0 che cofermao 0. I defiitiva l'uscita ha cambiato il suo stato logico, ma risulta priva di rimbalzi. Flip-flop SR sicroizzato Il flip-flop SR illustrato i precedeza lavora costatemete i modo asicroo rispetto ai segali di igresso, poiché li iterpreta co cotiuità operado i base alle combiazioi logiche da essi presetate. Si ritiee talvolta più opportuo cosetire la lettura dei segali d'igresso i modo sicroo, e cioè soltato co il coseso di u segale di abilitazioe, che idichiamo co CK (clock). Il flip-flop si dice attivo sui livelli (level triggered) quado il clock è caratterizzato da u livello logico (0 o ) applicato all'omoimo igresso. Nelle reti sicroe attive sul livello alto si possoo avere cambiameti di stato durate tutto il tempo i cui il segale di clock è al livello alto CK. Il flip-flop si dice attivo su froti (edge triggered) quado l'evetuale modifica dello stato di uscita dipede dal frote positivo o di salita (PET Positive Edge Triggered) o dal frote egativo o di discesa (NET Negative Edge Triggered). Si dice, ache, che l'uscita si aggiora el: - PET quado il clock passa da 0 a ; - NET quado il clock passa da a 0. Nella pratica si preferisce lavorare co reti sicroe, preferibilmete attive sui froti, poiché risultao più affidabili e sicure el fuzioameto e, ella maggior parte dei casi, di più facile progettazioe. Nella figura sottostate si riportao i flip-flop sesibili ai livelli e i flip-flop sesibili alle trasizioi. Il flip-flop "a" è sesibile al livello logico e fuzioa ell'itervallo di tempo t. Il flip-flop "b" è sesibile al livello logico 0 durate il tempo t. Il flip-flop "c" è di tipo PET e fuzioa solo ell'istate t. Il flip-flop "d", ifie, è di tipo NET e fuzioa solo ell'istate t. 6

7 I figura si mostrao due tipici schemi di FF-SR sicroizzati Come si vede ella figura la latch è abilitata al fuzioameto solo se il segale di clock è al livello alto: CK. uado CK 0 le uscite delle porte pilota si portao etrambe ello stato di riposo della latch, ovvero 00 per la latch a porte NOR e per quella a porte NAND. Per etrambe i circuiti si perviee, co procedimeto perfettamete aalogo a quello seguito per le cofigurazioi precedeti, alla seguete tabella della verità: CK S R X X X X Commeto Disabilitato Memoria Reset Set Idetermiata la memorizzazioe Tabella 3 7

8 Flip-flop SR co igressi asicroi di preassegazioe Nei flip-flop sicroizzati le operazioi di set ( ) o di reset ( 0) si ottegoo impostado opportuamete i valori degli igressi SR e iviado, successivamete, l'impulso di sicroismo CK. I molte applicazioi è utile, ivece, impostare lo stato d'uscita dei flipflop i maiera idipedete dal valore di CK, S, R. Ciò si realizza muedo il flip-flop di ulteriori due igressi, geeralmete attivi sul livello basso, deomiati PRESET (PR) e CLEAR (CL). Il primo forza l'uscita metre il secodo forza 0. I figura si mostra lo schema di u FF-SR attivo sul livello alto di CK e muito di igressi di preassegazioe PR e CL. Dalla figura si deduce che gli igressi di preassegazioe soo disattivi se PR CL ; i tal caso il flip-flop opera el modo cosueto. Se si porta PR 0 e CL, il segale di clock è iibito e co esso le porte pilota: l'uscita si porta ad. Se ivece, si poe, CL 0 e PR, si ottiee 0. La combiazioe CL PR 0 o è ammessa poiché porta il flip-flop ello stato di idetermiazioe e produce le segueti uscite: e ovviamete icogrueti. I figura si mostra la tabella di verità e il simbolo logico di u FF-SR masterslave muito di igressi asicroi di preassegazioe. Il cerchietto su PR, CL e CK idica, come al solito, che tali liee soo attive sul livello basso. PR CL CK S R + 0 X X X 0 X X X 0 0 X X X X ? S R CK 8

9 Flip-flop JK Il flip-flop JK è u dispositivo co due etrate di comado J e K che operao i modo aalogo alle etrate SR di u flip-flop set-reset co la differeza che se: J K, l'uscita cambia stato. I tal modo viee elimiata l'idetermiazioe che si ha i u SR quado si poe S R. Nella figura si mostra lo schema base del FF-JK isieme alla tabella della verità. CK J K + 0 X X Le prime quattro righe della tabella della verità coicidoo co quelle di u FF-SR avete S J e R K, come è facile verificare dall'aalisi del circuito. L'ultima riga della tabella idica che per J K l'uscita cambia stato. Ifatti suppoiamo che lo stato presete sia 0 e J K. uado CK diveta le uscite delle porte pilota si portao ello stato: A 0 e B l'uscita è forzata ello stato e di cosegueza diveta 0 e ciò verifica il cambio di stato dell'uscita del flip-flop. Aalogamete si può verificare che se lo stato presete è lo stato successivo vale 0. I realtà se la durata dell'impulso CK è superiore alla somma tra il tempo di propagazioe di ua porta pilota co quella di ua porta della latch fiale, l'uscita commuta più di ua volta per cui o è determiato l'effettivo stato fiale di uscita del flip-flop quado CK tora a zero. Ne risulta u fuzioameto istabile, di tipo oscillatorio, il cui periodo è il doppio del tempo di risposta del dispositivo; tale feomeo è oto come corsa critica. Per superare tale icoveiete si deve redere la durata T CK dell'impulso di clock miore di due tempi di ritardo di propagazioe. I tal modo si ottegoo i flip-flop JK edge triggered di tipo PET, attivo sul frote di salita di CK, o NET, attivo su quello di discesa. I figura si mostrao i simboli logici di u FF-JK tipo PET e NET isieme alle tabelle di verità. 9

10 La corsa critica può essere evitata mediate la struttura master-slave di figura. Il master-slave è costituito da due flip-flop SR posti i cascata; è ioltre presete ua retroazioe tra le due uscite e e gli igressi J e K tramite le porte NAND poste i etrata. Aalizziamo il fuzioameto del dispositivo per J K. Suppoiamo che iizialmete ed i asseza di segale di clock, sia m 0. uado CK diveta il master è abilitato al fuzioameto metre lo slave è bloccato ( CK 0 ); gli igressi di comado del master divetao: S J R K 0 ciò corrispode ad u'operazioe di set, per cui 0

11 m ; m 0 Tale situazioe si coserva per tutto il tempo i cui CK. uado CK tora a 0 lo slave viee abilitato e il master bloccato. Gli igressi di comado dello slave valgoo, ora: S m R m Ciò corrispode ad ua operazioe di set per lo slave le cui uscite divetao: 0 ; 0 I uovi valori d'uscita si riportao i etrata, ma il master è bloccato (CK0), iterrompedo l'aello di reazioe e, co esso, la corsa critica. I defiitiva si è avuto u cambiameto dello stato di uscita seza corsa critica. Il comportameto complessivo del master-slave è assimilabile a u NET se si suppoe che gli igressi JK restio ialterati per l'itera durata dell'impulso di clock. Per tale motivo il simbolo logico del master-slave è uguale a quello di u FF NET. Tabella delle trasizioi È ua mappa di Karaugh che esprime la relazioe tra le etrate JK e lo stato presete. I ogi casella si scrive il valore assuto dallo stato futuro + per la particolare combiazioe tra J, K e. I figura si mostra tale tabella isieme a quella della verità. I quest'ultima si è omesso il segale di clock i modo da prescidere dal tipo di flip-flop (NET, PET, o Master-Slave). JK J K + X X Dalla tabella delle trasizioi si ricava, per miimizzazioe, l'equazioe caratteristica. Raggruppado le due coppie di adiaceti per riga si ha: J + + K

12 Flip-flop D (Dato) È u flip-flop avete ua sola etrata deomiata D (Dato) e due uscite complemetari e. L'uscita assume lo stesso stato logico dell'igresso D dopo che si è applicato il segale di sicroismo CK. I figura si mostra il simbolo logico e la tabella della verità. D CK D + D Dalla tabella della verità si ricava la tabella delle trasizioi. D L'equazioe caratteristica si determia dalla tabella della verità o da quella delle trasizioi. Si ha: + U flip-flop D si può realizzare utilizzado u flip-flop JK. L'equazioe caratteristica del JK è stata ricavata i precedeza e vale: D J + + K L'equazioe caratteristica del flip-flop D si può così riscrivere: + ( + ) D D D + Cofrotado l'ultimo risultato co l'equazioe caratteristica del JK si ricava: ovvero J D e K D J D e K D Il flip-flop D è quidi u caso particolare di JK i cui si utilizzao solo la secoda e la terza riga della tabella della verità. 2

13 Poiché per tali combiazioi delle variabili di igresso u flip-flop JK equivale ad u SR, si deduce che u flip-flop D si può ricavare ache da u SR poedo S D e R D. I figura si mostrao le relative soluzioi circuitali. D J S CK CK K R I flip-flop D soo dispoibili co diversi schemi logici atti a redere il dispositivo attivo sul frote di salita del clock (PET) o su quello di discesa (NET) o co struttura master-slave. Ache per i flip-flop D si possoo implemetare le reti di preassegazioe di preset e clear simili a quelle esamiate per il flip-flop SR. Flip-flop T (Toggle) È u flip-flop co igresso T e due uscite e. Se T le uscite cambiao stato ad ogi impulso di clock metre se T 0 lo uscite coservao lo stato logico precedete. I figura si riporta il simbolo logico e la tabella della verità. T T + T CK 0 0 Dalla tabella della verità si ricava la tabella delle trasizioi 3

14 T L'equazioe caratteristica risulta: + T + T T Se si tiee coto che l'equazioe caratteristica di u flip-flop JK è: J + + K si ricava immediatamete, per cofroto delle due equazioi caratteristiche: J K U flip-flop T, pertato, si può realizzare utilizzado u flip-flop JK collegado isieme J co K. I figura si mostra la soluzioe circuitale isieme alla tabella della verità. T T J T J K + K CK Produzioe commerciale I commercio soo dispoibili umerosi circuiti itegrati coteeti tipicamete, uo, due, o quattro flip-flop attivi sul livello o sulle trasizioi del segale di clock spesso foriti di igressi asicroi di Preset e Clear o semplicemete del solo Clear. L'itegrato TTL 7474 cotiee due flip-flop D idipedeti di tipo PET muiti di Preset e Clear. Le caratteristiche elettriche geerali dei flip-flop TTL dipedoo dalla serie di apparteeza e soo riportate i modo dettagliato sui mauali tecici. I particolare, per la serie stadard, la massima frequeza del segale di clock è tipicamete itoro ai 30 MHz metre la poteza massima dissipata per ogi flip-flop è di circa 50 mw. Per quato cocere i flip-flop della famiglia CMOS, oltre a quelli della serie 74C, compatibili ella piediatura co i corrispodeti della serie TTL, esistoo umerosi tipi della serie Il 4074 cotiee sei flip-flop D di tipo PET muiti di clear e tutti comadati dallo stesso segale di clock. Applicazioi dei flip-flop I flip-flop trovao applicazioe i tutti i circuiti digitali sequeziali, cioè i quei circuiti i cui le uscite, oltre a dipedere dagli igressi esteri, dipedoo ache dallo stato itero assuto i precedeza. I altre parole trova applicazioe i tutti i dispositivi di memoria: 4

15 cotatori, cetralia dei cacelli automatici, ascesori, lavatrici, atifurto, geeratori di sequeze biarie e, i particolare, i tutte le applicazioi di automazioe idustriale. uesta presetazioe si coclude co la proposta di u ulteriore esempio di applicazioe dei flip-flop, i aggiuta al circuito atirimbalzo discusso precedetemete. Comadi separati di marcia e di arresto Nella figura sottostate si riporta u flip-flop SR co igressi i logica egativa realizzato co due porte NAND comadato da due pulsati, ormalmete aperti, idicati co PM e PA. Il circuito cosete i comadi separati per la marcia e l'arresto di apparati di poteza. uado i pulsati soo ello stato di riposo, gli igressi del flip-flop soo al livello logico alto: l'uscita coserva lo stato precedete. Per mettere i marcia il circuito di poteza, ovvero porre, si deve pigiare il pulsate di marcia PM. Ciò provoca il collegameto a massa del pi e quidi l'uscita si porta al livello logico alto: il circuito di poteza viee attivato. Rilasciado il pulsate l'uscita coserva lo stato e l'impiato rimae i marcia. Per arrestare l'impiato si deve pigiare il pulsate di arresto PA. Ciò provoca il collegameto a massa del piedio 5 e quidi 0. L'impiato si arresta. Rilasciado il pulsate l'uscita coserva lo stato 0 e l'impiato rimae ello stato di arresto. Flip-flop SR per la marcia e l'arresto di apparati. 5