(VHUFL]LVX'0$ N2=...(campioni con ADC2)

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1 (VHUFL]LVX'0$ 1. In un sistema dotato di due dispositivi che trasferiscono dati (byte) con modalità DMA, ciascuno alla velocità di 10 Kbyte/s, posto che un ciclo di memoria abbia la durata di 100 ns, il tempo massimo che può intercorrere tra l'istante di attivazione del segnale %XV 5HTXHVW dovuto alla richiesta (DMA REQ) di uno dei due dispositivi e l'istante di inizio del ciclo di memoria assegnato al dispositivo stesso è pari a T. T=...ns 2. In un sistema l'accesso ai singoli byte in memoria avviene in un ciclo di 200 ns. Un convertitore A/D controllato in DMA trasferisce blocchi da 2 11 byte. Supponendo che non vi siano altri dispositivi di I/O, affinché il rallentamento subito dal processore durante il trasferimento di un blocco non superi il 2%, la frequenza massima C del FORFN dello ADC è pari a: C=...kHz 3. Un disco rigido è organizzato in settori da 512 byte, 32 settori per traccia, 64 tracce per faccia. Un giro completo del disco viene compiuto in 512 ms. Il trasferimento del contenuto di un settore da disco a memoria o viceversa avviene in DMA, un longword alla volta. Il periodo di ciclo di EXV Tb che assicura un rallentamento della CPU non superiore allo 0.4% durante il trasferimento, è pari a: Tb=...ns 4. Se un dispositivo, gestito in DMA, trasferisce un un dato ogni 100 µs e il massimo rallentamento subito dalla CPU a causa del trasferimento è pari a 0,3%, allora il ciclo di bus ha una durata Tb pari a: Tb=...ns 5. Due dispositivi ADC1 e ADC2 acquisiscono lo stesso segnale, con frequenze di campionamento diverse, ADC1 via DMA, ADC2 ad LQWHUUXSW. In relazione alle caratteristiche del segnale (di durata complessiva pari a 1s), si debba acquisire i campioni tra l istante 0 e l istante 0.5s (escluso) con ADC1 alla frequenza di 100 KHz, e quelli dall istante 0.5s all istante 1s (escluso) con ADC2 alla frequenza di 200 Hz. Il primo campione viene acquisito da ADC1 all istante 0 e quello di ADC2 all istante 0.5s. I valori N1,N2 del numero di campioni acquisiti con ADC1 e ADC2 sono: N1=...(campioni con ADC1) N2=...(campioni con ADC2) 6. Supponendo che per il punto precedente il ciclo di bus duri 200 ns, la RSI di ADC2 20 µs, quella del DMA controller di ADC1 50µs e trascurando le predisposizioni iniziali dei dispositivi, la percentuale complessiva di tempo di CPU impegnata per il trasferimento è, nel caso peggiore, pari a c: c=...% 7. Un sistema con ciclo di bus della durata di 30 ns ha un dispositivo, gestito in DMA, che trasferisce un dato ogni 1 µs. La percentuale minima e massima di tempo di CPU che viene perso per il trasferimento di quei dati è pari a: Min =... % Max =... % 1

2 8. Un disco con 8 superfici, 110 tracce/superficie, 96 settori/traccia, 512 byte/settore, ruota alla velocità di 360 rpm (rivoluzioni / minuto). Un processore legge N settori consecutivi (trasferiti da disco alla massima velocità) usando gli LQWHUUXSW con una interruzione per ogni byte trasferito. Supponendo che il servizio di ciascuna interruzione duri complessivamente 2.5µs, si calcoli la percentuale PI di tempo di CPU dedicato alla lettura dei byte di un settore. PI =... % 9. Si ripeta l'esercizio precedente calcolando la percentuale PD MAX di tempo massimo di CPU dedicato alla lettura degli N settori nelle ipotesi che il trasferimento dei dati venga effettuato in DMA, con un interrupt per ciascun settore, che il servizio di tale interruzione duri complessivamente 2.5µs e che il ciclo di bus abbia una durata di 500 ns. PD MAX =... % 10. Due dispositivi D1 e D2 operino in DMA e la frequenza con cui trasferiscono dati sia, rispettivamente, di 1000 dati/s e di 4000 dati/s. Se negli intervalli di tempo in cui entrambi i dispositivi sono impegnati nel trasferimento di un blocco di dati, il rallentamento che la CPU subisce ad opera di questi trasferimenti non supera il valore di 0.1%, allora il tempo di accesso alla memoria (ciclo di bus) è pari a Ta: Ta=...ns V - F Se ad interrupt abilitati e durante il medesimo ciclo di bus perviene al processore un segnale di interruzione da un dispositivo e un segnale di EXV UHTXHVW da un DMA FRQWUROOHU collegato alla stessa linea di GDLV\ FKDLQ a cui è collegato il primo dispositivo, allora il successivo ciclo di bus verrà riservato al DMA solo se quest'ultimo è più prioritario (nel GDLV\ FKDLQ) rispetto all'altro dispositivo. V - F V - F Se un sistema è dotato di più DMA controller, il segnale di Bus Grant può essere inviato ai DMA controller attraverso un meccanismo di GDLV\ FKDLQ. Nel caso di più dispositivi controllati da un DMA controller, il collegamento della linea DMA REQ potrebbe essere realizzato in daisy chain. 2

3 6ROX]LRQLGHJOLHVHUFL]LVX'0$ 1. In un sistema dotato di due dispositivi che trasferiscono dati (byte) con modalità DMA, ciascuno alla velocità di 10 Kbyte/s, posto che un ciclo di memoria abbia la durata di 100 ns, il tempo massimo che può intercorrere tra l'istante di attivazione del segnale %XV 5HTXHVW dovuto alla richiesta (DMA REQ) di uno dei due dispositivi e l'istante di inizio del ciclo di memoria assegnato al dispositivo stesso è pari a T. T=ns,O FDVR SHJJLRUH VL KD TXDQGR WXWWL JOL P GLVSRVLWLYL LQYLDQR OD ULFKLHVWD GXUDQWH LO PHGHVLPR FLFOR GL PHPRULD HG LQ SDUWLFRODUH TXHOOR PHQR SULRULWDULR DOOLQL]LR GL WDOH FLFOR $OORUD QHOOLSRWHVL FKH QRQ SHUYHQJDQR DOWUH ULFKLHVWH GL '0$ QHPPHQR GDL GLVSRVLWLYL PHGHVLPL OLSRWHVL q YHULILFDWD GDLGDWL GHO WHVWR SRLFKpGHWWD Y OD YHORFLWj GHL GLVSRVLWLYL H G OD GXUDWD GL XQ FLFOR ULVXOWD SHU LO ORUR SHULRGR Y!! PG ILQFKqQRQVLDQRVHUYLWLWXWWLTXHLGLVSRVLWLYLLOEXVYHUUjFRQFHVVRQHLFLFOLVXFFHVVLYLD FLDVFXQR GL HVVL XQ FLFOR SHU GLVSRVLWLYR LQ RUGLQH GHVFUHVFHQWH GL SULRULWj,O GLVSRVLWLYRPHQRSULRULWDULRYHGUjSHUWDQWRVHUYLWDODVXDULFKLHVWDSHUXOWLPRGRSRP PFLFOLGDOOLQYLRGHOOD68$ULFKLHVWDPFLFOLSHUJOLDOWULGLVSRVLWLYLSLTXHOOR HQWURLOTXDOHSHUYHQJRQROHULFKLHVWH 2. In un sistema l'accesso ai singoli byte in memoria avviene in un ciclo di 200 ns. Un convertitore A/D controllato in DMA trasferisce blocchi da 2 11 byte. Supponendo che non vi siano altri dispositivi di I/O, affinché il rallentamento subito dal processore durante il trasferimento di un blocco non superi il 2%, la frequenza massima C del FORFN dello ADC è pari a: C= khz,o UDOOHQWDPHQWRqGRYXWRDOF\FOHVWHDOLQJ QHOFDVRSHJJLRUHRJQLWUDVIHULPHQWRGLXQ GDWR SURGXFH LO UDOOHQWDPHQWR GL XQ FLFOR /D SHUFHQWXDOH GL UDOOHQWDPHQWR q TXLQGL GDWDGDOUDSSRUWRWUDLOWHPSRGLFLFORHLOWHPSRFKHWUDVFRUUHWUDXQWUDVIHULPHQWRHLO VXFFHVVLYR/DOXQJKH]]DGHOEORFFRqLQLQIOXHQWH 5DOO 7HPSR$'&7HPSR7RW &LFOR0HP)UHT$'& &LFOR0HP)UHT$'& d 5DOO0D[ )UHT$'&d 5DOO0D[&LFOR0HP +] N+] 3. Un disco rigido è organizzato in settori da 512 byte, 32 settori per traccia, 64 tracce per faccia. Un giro completo del disco viene compiuto in 512 ms. Il trasferimento del contenuto di un settore da disco a memoria o viceversa avviene in DMA, un longword alla volta. Il periodo di ciclo di EXV Tb che assicura un rallentamento della CPU non superiore allo 0.4% durante il trasferimento, è pari a: Tb=ns,Q TXHVWHLSRWHVLYLHQHJHQHUDWDXQDULFKLHVWDGL'0$RJQLORQJZRUGE\WHFKHYLHQH OHWWRGDORVFULWWRVXOGLVFRHXQDOHWWXUDVFULWWXUDGLXQDLQWHUDWUDFFLDFRUULVSRQGHDG XQDLQWHUDURWD]LRQH6LKDDOORUD 1XP/RQJ:RUG3HU7UDFFLD 1XP%\WH3HU6HWWRUH1XP6HWWRUL3HU7UDFFLD 3HULRGR'0$ 3HULRGR*LUR1XP/RQJ:RUG3HU7UDFFLD 3HULRGR*LUR1XP%\WH3HU6HWWRUH1XP6HWWRUL3HU7UDFFLD 5DOOHQWDPHQWR&38 7E3HULRGR'0$ 7E 5DOOHQWDPHQWR&383HULRGR'0$ 3

4 5DOOHQWDPHQWR&38 3HULRGR*LUR 1XP%\WH3HU6HWWRUH 1XP6HWWRUL3HU7UDFFLD,O QXPHURGLWUDFFHSHUIDFFLDqLQLQIOXHQWH 6LRWWLHQH7ELQPVLOGDWRYDFRQYHUWLWRLQQVPROWLSOLFDQGRSHU 4. Se un dispositivo, gestito in DMA, trasferisce un un dato ogni 100 µs e il massimo rallentamento subito dalla CPU a causa del trasferimento è pari a 0,3%, allora il ciclo di bus ha una durata Tb pari a: Tb=LQQV ns,o PDVVLPRUDOOHQWDPHQWRVLKDQHOFDVRSHJJLRUHTXDQGRRJQLFLFORGLEXVRFFXSDWRGDO '0$ULVXOWDUXEDWRDOOD&38FKHDOWULPHQWLDYUHEEHXWLOL]]DWROHLTXHOFLFOR 5DOOHQWDPHQWR&38 3HULRGR&LFOR%XV3HULRGR'0$ Ÿ 7E 3HULRGR&LFOR%XV 5DOOHQWDPHQWR&383HULRGR'0$ 5. Due dispositivi ADC1 e ADC2 acquisiscono lo stesso segnale, con frequenze di campionamento diverse, ADC1 via DMA, ADC2 ad LQWHUUXSW. In relazione alle caratteristiche del segnale (di durata complessiva pari a 1s), si debba acquisire i campioni tra l istante 0 e l istante 0.5s (escluso) con ADC1 alla frequenza di 100 KHz, e quelli dall istante 0.5s all istante 1s (escluso) con ADC2 alla frequenza di 200 Hz. Il primo campione viene acquisito da ADC1 all istante 0 e quello di ADC2 all istante 0.5s. I valori N1,N2 del numero di campioni acquisiti con ADC1 e ADC2 sono: N1= (campioni con ADC1) N2= (campioni con ADC2) 1 'XUDWD$FT 3HULRGR$'& 'XUDWD$FT )UHT$'& 1 'XUDWD$FT3HULRGR$'& 'XUDWD$FT)UHT$'& 6. Supponendo che per il punto precedente il ciclo di bus duri 200 ns, la RSI di ADC2 20 µs, quella del DMA controller di ADC1 50µs e trascurando le predisposizioni iniziali dei dispositivi, la percentuale complessiva di tempo di CPU impegnata per il trasferimento è, nel caso peggiore, pari a c. c= % oppure c= % 7UDVFXUDQGROHLQL]LDOL]]D]LRQLHSRVWRDOLVWDQWHGLQL]LRGHOODSULPD56,GL$'& OD GXUDWD FRPSOHVVLYD GHO WUDVIHULPHQWR LQFOXGH WXWWD OD SULPD PHWj SL OD SRU]LRQH GHOOD VHFRQGD PHWj FKH FRPSUHQGH GHOOXOWLPR SHULRGR GL $'& OD SDUWH RFFXSDWD GDOODUHODWLYD56,RYYHUR 'XUDWD7UDVI 'XUDWD7RWDOH3HULRGR$'&'XUDWD56,$'& 'XUDWD7RWDOH)UHT$'&'XUDWD56,$'& V PV 2FFXS0D['0$ 1 'XUDWD&LFOR%XV 'XUDWD56,$'& V PV 2FFXSD]LRQH,QW 1'XUDWD56,$'& V PV F 2FFXSD]LRQH0D['0$ 2FFXSD]LRQH,QW 'XUDWD7UDVI 4

5 &RQVLGHUDQGR LQYHFH DQFKH VH FRQ PLQRU SUHFLVLRQH FKH LO WUDVIHULPHQWR WHUPLQL DO WHUPLQHGHOOXOWLPRSHULRGRGL$'&VLRWWLHQH F 7. Un sistema con ciclo di bus della durata di 30 ns ha un dispositivo, gestito in DMA, che trasferisce un dato ogni 1 µs. La percentuale minima e massima di tempo di CPU che viene perso per il trasferimento di quei dati è pari a: Min = % Max =. %,O WHPSRGL&38FKHYLHQHSHUVRqGRYXWRDOIHQRPHQRGHOF\FOHVWHDOLQJPDLQHIIHWWLVL KD VROR TXDORUD LO FLFOR FRQFHVVR DO '0$ TXHOOR LPPHGLDWDPHQWH VXFFHVVLYR DO FLFOR GXUDQWHLOTXDOHVLPDQLIHVWDLOVHJQDOHGL%XV5HTXHVWLQPDQFDQ]DGHOODULFKLHVWDGD SDUWH GHO '0$ VWHVVR IRVVH XWLOL]]DWR GDOOD &38 SHU DFFHGHUH DOOD PHPRULD 4XLQGL O RFFXSD]LRQHPLQLPDVLKDDVVXPHQGRO DVVHQ]DWRWDOHGLFRQIOLWWRWUD&38H'0$SHU WXWWH OH ULFKLHVWH GL'0$ HG q SDUL D PHQWUH TXHOOD PDVVLPD VL KD VXSSRQHQGR XQ FRQIOLWWRDGRJQLULFKLHVWDGHO'0$HGqSDULD 3HUF2FFXS0D[ 'XUDWD&LFOR%XV'XUDWD3HULRGR5LFKLHVWD'0$ 8. Un disco con 8 superfici, 110 tracce/superficie, 96 settori/traccia, 512 byte/settore, ruota alla velocità di 360 rpm (rivoluzioni / minuto). Un processore legge N settori consecutivi (trasferiti da disco alla massima velocità) usando gli LQWHUUXSW con una interruzione per ogni byte trasferito. Supponendo che il servizio di ciascuna interruzione duri complessivamente 2.5µs, si calcoli la percentuale PI di tempo di CPU dedicato alla lettura dei byte di un settore. PI = % /D SHUFHQWXDOHGLRFFXSD]LRQHPHGLDFRQVLGHUDQGRFKHGXUDQWHODOHWWXUDGLXQVHWWRUH YHQJRQR JHQHUDWL 1XP%\WH6HWWRUH LQWHUUXSW D FDGHQ]D UHJRODUH GLSHQGHQWH GDOOD YHORFLWj GL URWD]LRQH H GDO QXPHUR GL E\WH SHU WUDFFLD q VHPSOLFHPHQWH GDWD GDO UDSSRUWRWUD'XUDWD56,H3HULRGR,QWHUUXSW 3HULRGR,QWHUUXSW 1XP%\WH*LUR1XP*LUL0LQXWR>LQ0LQXWL%\WH@ 1XP6HWWRUL7UDFFLD1XP%\WH6HWWRUH1XP*LUL0LQXWR>LQV%\WH@ 3HUFHQWXDOH2FFXSD]LRQH 'XUDWD56,3HULRGR,QWHUUXSW 'XUDWD56,1XP6HWWRUL7UDFFLD1XP%\WH6HWWRUH1XP*LUL0LQXWR 9. Si ripeta l'esercizio precedente calcolando la percentuale PD MAX di tempo massimo di CPU dedicato alla lettura degli N settori nelle ipotesi che il trasferimento dei dati venga effettuato in DMA, con un interrupt per ciascun settore, che il servizio di tale interruzione duri complessivamente 2.5µs e che il ciclo di bus abbia una durata di 500 ns. PD MAX = % /D SHUFHQWXDOH GL RFFXSD]LRQH GL FDVR SHJJLRUH q TXHOOD GDWD FRQVLGHUDQGR FKH RJQL ULFKLHVWDGL'0$VLDLQFRQIOLWWRFRQXQDFFHVVRGL&38SURFXUDQGRXQULWDUGRSDULD &LFOR%XV,QTXHVWRFDVRRFFRUUHSRLFRQVLGHUDUHLOWUDVIHULPHQWRGLXQLQWHURVHWWRUH SHU FRPSUHQGHUHVLDO HIIHWWRULWDUGDQWHGHO'0$FKHO HVHFX]LRQHGHOOD56,DOWHUPLQH GHO WUDVIHULPHQWRVWHVVR 7HPSR&382FFXSDWR6HWWRUH 1XP%\WH6HWWRUH&LFOR%XV'XUDWD56, 5

6 7HPSR7UDVIHULPHQWR6HWWRUH 1XP6HWWRUL7UDFFLD 1XP*LUL0LQXWR >LQ 3HUFHQWXDOH2FFXSD]LRQH 7HPSR&382FFXSDWR7HPSR7UDVIHULPHQWR6HWWRUH 1XP%\WH6HWWRUH&LFOR%XV'XUDWD56,1XP6HWWRUL7UDFFLD 1XP*LUL0LQXWR 10. Due dispositivi D1 e D2 operino in DMA e la frequenza con cui trasferiscono dati sia, rispettivamente, di 1000 dati/s e di 4000 dati/s. Se negli intervalli di tempo in cui entrambi i dispositivi sono impegnati nel trasferimento di un blocco di dati, il rallentamento che la CPU subisce ad opera di questi trasferimenti non supera il valore di 0.1%, allora il tempo di accesso alla memoria (ciclo di bus) è pari a Ta: Ta= ns 1HO SHULRGRGLXQVHFRQGRVLYHULILFDQR)ULFKLHVWHGL'0$GDSDUWHGL'H)GD SDUWH GL'/D SHUFHQWXDOHGLULWDUGRLQWURGRWWRGDOPHFFDQLVPRGLF\FOHVWHDOLQJGHL GXHGLVSRVLWLYLq QHO FDVR SHJJLRUHFROOLVLRQHFRQOD&38LQFLDVFXQRGHLFLFOLGLWUDVIHULPHQWRGDWLGHL GLVSRVLWLYLSDULD S ))7D ))7D 4XLQGL 7D S)) QV V - ) Se ad interrupt abilitati e durante il medesimo ciclo di bus perviene al processore un segnale di interruzione da un dispositivo e un segnale di EXV UHTXHVW da un DMA FRQWUROOHU collegato alla stessa linea di GDLV\ FKDLQ a cui è collegato il primo dispositivo, allora il successivo ciclo di bus verrà riservato al DMA solo se quest'ultimo è più prioritario (nel GDLV\ FKDLQ) rispetto all'altro dispositivo.,o PHFFDQLVPR GL GDLV\ FKDLQ YLHQH XWLOL]]DWR SHU ULVROYHUH L FRQIOLWWL WUD GLVSRVLWLYL FKH JHQHUDQR XQD ULFKLHVWD GL LQWHUUX]LRQH DOOR VWHVVR OLYHOOR GL SULRULWj 8Q EXV UHTXHVW q FRPXQTXH SL SULRULWDULR GL TXDOVLDVL ULFKLHVWD GL LQWHUUX]LRQH H OD VXD JHVWLRQHQRQULFKLHGHOLQWHUYHQWRGHOGDLV\ FKDLQ 9 - F Se un sistema è dotato di più DMA controller, il segnale di Bus Grant può essere inviato ai DMA controller attraverso un meccanismo di GDLV\ FKDLQ.,O VHJQDOH%*SXzHVVHUHXQLFRHLO%5SXzHVVHUHJHQHUDWRFRQFRUUHQWHPHQWHGDSL '0$ FRQWUROOHU,Q TXHVWR FDVR LO FRQIOLWWR SXz HVVHUH ULVROWR FRQ LO PHFFDQLVPR GDLV\ FKDLQ FKH LPSRUUj FRPH SULPR WUDVIHULPHQWR TXHOOR GD SDUWH GHO '0$ ULFKLHGHQWHSLSULRULWDULR V - ) Nel caso di più dispositivi controllati da un DMA controller, il collegamento della linea DMA REQ potrebbe essere realizzato in GDLV\ FKDLQ.,O PHFFDQLVPRGLGDLV\ FKDLQVHUYHLQJHQHUDOHLQXQDIDVHGLDFNQRZOHGJH SHUIDUVu FKH YHQJD FRLQYROWD XQD VROD GHOOH HQWLWj FKH KDQQR JHQHUDWR FRQWHVWXDOPHQWH TXDOFKHWLSRGLHYHQWRHFRLQYROJHXQVHJQDOHJHQHUDWRLQULVSRVWDDFFHWWD]LRQHGL XQ HYHQWRHVSUHVVRGDDOWURVHJQDOH,OVHJQDOH'0$5(4LQYHFHHVSULPHDSSXQWR XQRGLTXHVWLHYHQWLPHQWUHLOVHJQDOHGLULVSRVWDqLO'0$$&. 6