Il Pipelining. Cos è il Pipelining?

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1 Il Piplining Cos è il Piplining? Occorrono parcchi or pr montar un'automobil; com può una fabbrica di automobili produrr un automobil ogni pochi minuti? Usando una catna di montaggio con molt stazioni: ogni stazion aggiung una part o du al tlaio in alcuni minuti quindi trasmtt il tlaio alla stazion sgunt. Possono passar divrs or prima ch un tlaio passi attravrso un intra catna di montaggio ma qusto non è important: il rndimnto dlla lina di produzion è una nuova automobil ogni pochi minuti. Riprndndo il ciclo complto dlla rt di govrno, vdiamo ch vngono sguit in squnza l oprazioni : Ftch Instruction Dcod instruction Rad Oprand (ftch di dati dai rgistri, costruzion dll ffttivo indirizzo di mmoria) Excut instruction Writ Oprand (trasfrimnto di dati da/dalla mmoria, scrittura dati sui rgistri, tc.) Pr ogni fas occorr uno o più cicli di clock. Com fa una CPU modrna ad sguir un'istruzion ogni ciclo di clock? Usando una piplin. La piplin è composta da un crto numro di fasi d ogni fas ffttua un'oprazion sull istruzion pr ogni ciclo di clock. L istruzioni attravrsano la piplin così com avvin pr l automobili in una catna di montaggio. Ogni fas dlla piplin dv ultimar i rlativi lavori in un ciclo di clock: in qusto modo il priodo di clock è dtrminato dalla fas più lunga. Pr minimizzar il priodo di clock il lavoro dovrbb ssr quilibrato così tutt l fasi compltino l loro oprazioni in tmpi quasi uguali. Pr fissar l id, prndiamo com modllo una dll istruzioni più lungh, ovvro qulla rlativa al caricamnto di un valor dalla mmoria con un indirizzamnto indicizzato (smpio: Ry Mm[Rx+100]): occorr sguir l sgunti oprazioni: 1. ftch dll'istruzion dalla mmoria usando il PC com indirizzo; 2. incrmntar il PC pr puntar all'istruzion succssiva; 3. dcodificar l'istruzion; 4. lggr il valor dal rgistro indic (Rx); 5. calcolar la somma dl campo immdiato dl valor dl rgistro indic pr trovar l'indirizzo di mmoria ffttivo (Rx+100). 6. lggr l'oprando dalla mmoria usando l indirizzo di mmoria ffttivo; 7. scrivr il valor ltto dalla mmoria nl rgistro dstinazion (Ry). L azioni 1 2 possono ssr ralizzat simultanamnt: il valor corrnt dl PC è usato pr prlvar l'istruzion dalla mmoria mntr si sta calcolando il nuovo valor dl PC; L azioni 3 4 possono anch ssr ralizzat simultanamnt: il rgistro indic può ssr ltto mntr si sta dcodificando il codic oprativo. L attual tcnologia prmtt di: Lggr un istruzion dalla cach-mmory, Lggr un rgistro da un fil-rgistr Calcolar un indirizzo ffttivo di mmoria Lggr un oprando una cach-mmory Scrivr un valor in un rgistro in tmpi quasi uguali: qusto consnt di usar una piplin a cinqu-fasi scondo il sgunt schma:

2 A Fiv-Stag Piplin Dcodifica Esgu l oprazion l'istruzion; nll ALU o calcola Lgg il valor dal l'indirizzo di rgistro indic;. Ftch dll'istruzion dalla mmoria usando il PC com indirizzo; Incrmnta il PC pr puntar all'istruzion succssiva; mmoria ffttivo; Tst la condizion di branch; Lgg o scriv l oprando in mmoria; Modifica il PC in caso di salto o branch vro. Scriv il risultato dll ALU o l oprando da mmoria nl rgistro di dstinazion; Nota 1: La fas di ID prlva smpr i valor da un rgistro indic snza considrar il codic oprativo: in raltà occorr prlvar, da una posizion fissa dl codic oprativo, l idntificator dl rgistro indic. Qusto comporta il caricamnto inutil dl rgistro indic nl caso l istruzion non lo usi ma, s si aspttass la dcodifica, si avrbb un rallntamnto qualora si dovss caricar il valor da uno di rgistri indic; vntuali istruzioni ch non hanno bisogno di rgistri indic ignorranno i valori caricati. Nota 2: Pr un jump o un branch vro, il PC vin cambiato dalla fas di MEM. Nl frattmpo, prò, già l tr istruzioni sgunti sono stat prlvat caricat nlla piplin. Qusto è un tipico caso di control-hazard ch vrrà discusso in sguito. Diagrammi Tmporali dlla Piplin Il flusso dll istruzioni attravrso la piplin può ssr indicato con un diagramma tmporal ovvro con la sgunt tablla: T1 Istruzion i T2 istruzion i+1 istruzion i T3 istruzion i+2 istruzion i+1 istruzion i T4 istruzion i+3 istruzion i+2 istruzion i+1 istruzion i T5 istruzion i+4 istruzion i+3 istruzion i+2 istruzion i+1 istruzion i T6 istruzion i+4 istruzion i+3 istruzion i+2 istruzion i+1 T7 istruzion i+4 istruzion i+3 istruzion i+2 T8 istruzion i+4 istruzion i+3 T9 istruzion i+4 Piplin Latchs Affinché ogni fas dlla piplin possa oprar indipndntmnt dall altr, è ncssario immagazzinar tmporanamnt l istruzioni, gli oprandi, i rgistri indic, cc., in opportuni buffr o latchs. IF stag IF/ID latch ID stag ID/EX latch EX stag EX/MEM latch MEM stag MEM/WB latch WB stag Ogni latch dlla piplin vin caricato con l informazioni dalla fas sulla rlativa part di sinistra: il latch consrva l informazioni durant il ciclo di clock sgunt mntr la fas sulla rlativa dstra l usa.

3 L sgunti tabll sono un smpio di campi di informazioni da consrvar pr ogni latch dlla piplin. IF/ID Latch Nom Dscrizion NPC Prossimo valor dl PC ID/EX Latch Nom Dscrizion NPC Prossimo valor dl PC A Valor Rgistro indic Imm Valor immdiato EX/MEM Latch Nom Dscrizion cond Bit-flag pr branch prso ALUO Uscita ALU B Indirizzo di mmoria calcolato MEM/WB Latch Nom Dscrizion LMD Oprando in Mmoria ALUO Uscita ALU Com si aumntano l prstazioni tramit la piplin? Ignorando l piplin hazards (discuss più avanti) la piplin sgu un'istruzion ogni ciclo di clock (s il numro di clock pr istruzion CPI = 1). Il priodo di clock è dtrminato dalla fas più lunga. Supponiamo ch: la fas IF richida 10 ns, la fas di ID richida 8 ns, la fas EX richida 10 ns, la fas di MEM richida 10 ns la fas di WB richida 7 ns. La fas più lunga richid 10 ns; la piplin aggiung un ultrior ovrhad di 1 nanoscondo a causa di latch dlla piplin dll'obliquità dlla rampa di clock. Il priodo di clock sarà quindi di 11 ns ovvro la frqunza di clock sarà di 90,909 MHz. La piplin sguirà l istruzioni ad una vlocità di 90,909 MIPS (s CPI = 1). Snza piplin, il priodo di clock può ssr ridotto a 10 ns (la frqunza di clock è quindi di 100 MHz). L'istruzion succssiva non vin prlvata prima ch sia complta l'istruzion corrnt. Ogni istruzion di load da mmoria richid cinqu cicli di clock; supponiamo ch l altr istruzioni richidano soltanto quattro cicli di clock. Supponiamo inoltr ch il 40% dll istruzioni siano load da mmoria. Il CPI sarà quindi: (40%) * (5 cicli) + (60%) * (4 ciclo) = 4,4 cicli/istruzion ovvro l istruzioni vngono sguit ad una vlocità di (100) / (di MHz 4,4) = 22,727 MIPS. S la situazion è la stssa pr qualsiasi programma possiamo dir ch la piplin migliora la prstazion dlla CPU di un fattor di (90,909 MIPS) / (22,727 MIPS) = 4,0 Un altro modo di procdr snza piplin consist nl prndr com rifrimnto il priodo di clock rlativo all'istruzion più lunga. Un'istruzion di load da mmoria richid = 45 ns ovvro il priodo di clock è di 45 ns la frqunza di clock è di 22,222 MHz. Ogni istruzion è sguita in un ciclo di clock ovvro CPI = 1,0 l istruzioni vngono sguit alla vlocità di 22,222 MIPS. In qusto caso la piplin migliorrà la prstazion dlla CPU da fattor di (90,909 MIPS) / (22,222 MIPS) = 4,09 In dfinitiva, l uso dl piplining migliora l prstazioni dl CPU da un fattor di 4,0 o di 4,09 a sconda dlla stratgia usata. Il calcolo ffttuato, comunqu, non tin conto di piplin hazards pr cui il miglioramnto ral dll prstazioni sarà più basso. Piplin hazards (Conflitti potnziali nlla piplin) Si possono distingur tr classi di piplin hazards: 1. Strutturali: (Structural-hazard) si prsntano quando du o i più fasi dlla piplin provano a ralizzar dll azioni in conflitto sulla stssa risorsa di hardwar. 2. Sui dati: (Data-hazard) si possono prsntar quando l'ordin tmporal dll rad/writ su una variabil è prmutato.

4 3. Di controllo: (Control-hazard) si prsntano quando l istruzioni modificano il normal incrmnto dl PC. Un hazard può ssr corrtto bloccando l'istruzion critica nlla fas dlla piplin pr uno o più cicli di clock fino a ch non sist più conflitto quindi è possibil trattar l'istruzion. Supponiamo ch un istruzion i si blocca nlla fas k dlla piplin. Il blocco vin ffttuata lasciando immutato il latch dlla piplin prcdnt la fas k; il latch consrva l'istruzion i invc di cambiar all'istruzion i+1. L istruzioni ch sguono l'istruzion i (i+1, i+2, cc.) nll fasi prcdnti dlla piplin (k-1, k-2, cc.) dvono ssr bloccat cosicché tutti i latchs prcdnti dlla piplin (d il PC) rimangono invariati. Tutt l istruzioni sgunti sono bloccat piuttosto ch continuar ad attravrsar la piplin. L istruzioni ch prcdono i (i-1, i-2, cc.) nll fasi succssiv dlla piplin (k+1, k+2, cc.) continuar il loro normal flusso attravrso la piplin. In pratica si cra una discontinuità (una bolla) fra l istruzioni i-1 d i. La bolla attravrsa l fasi k+1, k+2, cc., dlla piplin non dv cambiar alcun rgistro, posizion di mmoria, cc. Il latch succssivo la fas k dlla piplin vin quindi caricato con un'istruzion nop (No Opration) cosicché la bolla non fa nulla. Com smpio di blocco, considriamo il sgunt frammnto di codic: 1. R6 Mm[R1+100] 2. R1 R2+R3 3. R4 R1-R5 4. R3 Mm[R2+10] Qusto codic prsnta un data-hazard tra l istruzion 2 3; l istruzion 3 dv ssr bloccata nlla fas ID fino a quando la fas WB ha finito di caricar il rgistro R1 con il risultato dlla somma. Possiamo tracciar il sgunt diagramma tmporal: T1 R6 Mm[R1+100] T2 R1 R2+R3 R6 Mm[R1+100] T3 R4 R1-R5 R1 R2+R3 R6 Mm[R1+100] T4 R3 Mm[R2+10]* R4 R1-R5 (bloc.) R1 R2+R3 R6 Mm[R1+100] T5 R3 Mm[R2+10]* R4 R1-R5 (bloc.) Bolla 1 R1 R2+R3 R6 Mm[R1+100] T6 R3 Mm[R2+10]* R4 R1-R5 (bloc.) Bolla 2 Bolla 1 R1 R2+R3 T7 R3 Mm[R2+10] R4 R1-R5 Bolla 3 Bolla 2 Bolla 1 T8 R3 Mm[R2+10] R4 R1-R5 Bolla 3 Bolla 2 T9 R3 Mm[R2+10] R4 R1-R5 Bolla 3 T10 R3 Mm[R2+10] R4 R1-R5 T11 R3 Mm[R2+10] Al clock T4 il data-hazard vin rilvato dalla fas ID cosicché l istruzioni R4 R1-R5 R3 Mm[R2+10] rimangono bloccat nll fasi ID SE (inibndo la scrittura di latch IF/ID dl PC) una nop (Bolla 1), ssr insrita nl latch ID/EX. La bolla 1 ntra nlla fas EX fas al clock T5. Ni priodi T5 T6 il data-hazard ancora sist così l fasi IF ID dvono ancora rimanr bloccat l Bolla 2 Bolla 3 vngono insrit nlla fas EX. Al T6 la fas di WB mmorizza il risultato nl rgistro R1 ch limina data-hazard quindi l istruzioni prcdntmnt bloccat possono continuar ad attravrsar la piplin durant i priodi da T7 a T11. Nll smpio prcdnt il data-hazard cra 3 cicli di blocco ( 3 di bolla) ovvro l 4 istruzioni richidono 7 clicli di clock ciclo anziché i 4 prvisti. Il CPI pr qusta squnza di codic a 4 istruzioni divnta 7 / 4 = 1,75 anziché 1. L aumnto di prformanc dlla piplin di 4,0 (o di 4,09) ch avvamo calcolato prcdntmnt scnd a 4,0/1,75 = 2,29 (o 4,09 / 1,75 = 2,34) durant l scuzion di qust 4 istruzioni

5 Il calcolo dl fattor di miglioramnto dll prstazioni dovuto alla piplin, quindi il CPI ffttivo, dovrbb ssr basato su grandi squnz di codic nl sgunt modo: CPI = (numro di cicli di clock) / (numro di istruzioni) dov: (numro di cicli di clock) = (numro di istruzioni) + (numro di cicli bloccati) pr cui: CPI = 1 + (numro di cicli bloccati) / (numro di istruzioni). Calcoliamo ad smpio il CPI nl caso ch il 15% dll istruzioni di un lungo programma provochino un hazard d ogni hazard causi 3 cicli bloccati: CPI = 1 + (15%) * (3) = 1,45 Il fattor di miglioramnto scnd quindi a: 4,0/1,45 = 2,76 Conclusioni Da qusta brv trattazion possiamo concludr ch, comunqu, l utilizzo dl piplining migliora l prstazioni dlla singola CPU, tndndo a portal il CPI ad un valor unitario, snza mai raggiungrlo. Il piplining ha msso in vidnza i potnziali conflitti (hazard) ch si vngono a crar, quando si intnd trasformar il ciclo squnzial dlla Rt di Govrno in un procsso paralllo: tali potnziali conflitti dvono ssr risolti d occorr introdurr nuov tcnich pr potrli risolvrli al mglio, riducndo al minimo l uso di nop. La strada succssiva è qulla di suprar la barrira unitaria dl CPI, introducndo più moduli di laborazion idntici (ad smpio più di una ALU) in modo da potr trattar più di una istruzion pr ciclo di clok. In qusto modo si vrrbbro a ralizzar situazioni ffttiv di paralllismo ch introdurrbbro ultriori potnziali conflitti, ad smpio nl caso di squnza di istruzioni dipndnti, da trattar opportunamnt. L architttur ch prvdono di suprar la barrira di 1 CPI vngono dtt scalari idntificando in qusto trmin la possibilità (torica) di raddoppiar il numro di istruzioni sguibili pr ciclo di clock smplicmnt raddoppiando i ncssari moduli di laborazion. Pr far qusto, dovrà ssr introdotta una fas ultrior nl ciclo dlla RG ch smisti l istruzioni dcodificat all unità di laborazion attualmnt libr vitando potnziali conflitti. I modrni studi sull architttur dgli laboratori sono indirizzati appunto vrso qusta dirzion ovvro qulla di riuscir ad utilizzar al mglio l unità di laborazion multipl ch è possibil implmntar in un singolo chip grazi all aumnto di dnsità di transistor (aumnto dl 50% ogni 18 msi) di dimnsioni dl singolo chip (aumnto dl 10% ogni 18 msi), rsi possibili dal progrsso tcnologico nlla costruzion di circuiti intgrati.