Componenti per l elaborazione binaria dell informazione. Sommario. Sommario. Approfondimento del corso di reti logiche. M. Favalli.

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1 Sommrio Componenti per l elorzione inri ell informzione Approfonimento el orso i reti logihe M. Fvlli Engineering Deprtment in Ferrr Porte logihe 2 Il livello swith 3 Aspetti tenologii 4 Reti logihe omintorie Anlisi Anlisi e sintesi ei iruiti igitli / Sommrio Porte logihe Anlisi e sintesi ei iruiti igitli 2 / Porte logihe Porte logihe Porte logihe 2 Il livello swith 3 Aspetti tenologii 4 Reti logihe omintorie Anlisi Si puó re un efinizione uplie elle porte logihe (gte): Visione inipenente ll tenologi Semplii funzioni ell lger i ommutzione on le quli ostruire reti logihe he relizzno funzioni piú omplesse Visione ipenente ll tenologi Ciruiti elementri i tipo igitle messi isposizione un t tenologi Anlisi e sintesi ei iruiti igitli 3 / Anlisi e sintesi ei iruiti igitli 4 /

2 Porte logihe Porte logihe Porte logihe numero i ingressi (fn-in) = 2 Porte logihe numero i ingressi (fn-in) > 2 NOT AND OR Le porte logihe possono essere estese l so in ui sino presenti piú ingressi = = =+ NAND NOR AND OR =() =(+) = =+ + EXOR = + EXNOR =+ NAND NOR =() =(++) Anlisi e sintesi ei iruiti igitli 5 / Aspetti tenologii Porte logihe Anlisi e sintesi ei iruiti igitli 6 / Sommrio Il livello swith Esistono iverse tenologie miroelettronihe he onsentono i relizzre gte (TTL, ECL, MOS, CMOS...) Cisun tenologi onsente i relizzre in mnier effiiente solo un erto numero i tipi i gte (gli ltri sono relizzili meinte opportune reti i gte elementri) Al livello tenologio i gte non sono rtterizzti solo lle funzioni he relizzno, m nhe ltri prmetri (osto, ritro, onsumo i potenz) Per pire questi spetti nlizzeremo un tenologi in ettglio Porte logihe 2 Il livello swith 3 Aspetti tenologii 4 Reti logihe omintorie Anlisi Anlisi e sintesi ei iruiti igitli 7 / Anlisi e sintesi ei iruiti igitli 8 /

3 Il livello swith Il livello swith Livello swith Livello swith L tenologi elettroni piú iffus é ttulmente quell CMOS In tle tenologi il omponente elementre piú semplie esriviile l livello logio non é il gte, m il trnsistore esriviile ome un interruttore (swith) Questo i onsente i veere il moo in ui un port logi é ostruit Supponimo he un segnle inrio () poss ontrollre lo stto (ON, OFF) ell interruttore Nell tenologi CMOS sono presenti ue tipi i trnsistori tipo n tipo p stto stto OFF ON ON OFF Anlisi e sintesi ei iruiti igitli 9 / Il livello swith Il livello swith Anlisi e sintesi ei iruiti igitli / Desrizione i reti i swith meinte l lger i ommutzione Connessioni serie e prllelo Connessione serie: Connessione prllelo: I sistemi fisii ostituiti swith interonnessi sono esriviili utilizzno l lger i ommutzione Bisogn oifire gli stti OFF e ON on un vlore inrio logi positiv logi negtiv OFF ON ON OFF Per esrizione ell rete, si intene un espressione he ssume il vlore se l rete é ON (logi positiv) s w s s serie OFF OFF OFF OFF ON OFF ON OFF OFF ON ON ON s s s w s s prllelo OFF OFF OFF OFF ON ON ON OFF ON ON ON ON Anlisi e sintesi ei iruiti igitli / Anlisi e sintesi ei iruiti igitli 2 /

4 Il livello swith Il livello swith Rppresentzione logi Prinipio i ulitá Logi positiv Logi negtiv s s serie AND s s serie s s prllelo OR s s prllelo Utilizzno lo stesso tipo i logi, le reti serie e prllelo relizzno funzioni uli (AND, OR) Cmino tipo i logi, l stess rete viene esritt un funzione ule Il prinipio i ulitá rigur il moello logio ei sistemi fisii Punto i vist el lolo elle proposizioni L serie é ON se entrmi gli swith sono ON. Il prllelo é ON se uno o l ltro egli swith é ON. L serie é OFF se uno egli swith é OFF. Il prllelo é OFF se entrmi gli swith sono OFF. OR AND Anlisi e sintesi ei iruiti igitli 3 / Anlisi e sintesi ei iruiti igitli 4 / Il livello swith Il livello swith Reti i swith Reti i swith (esempio i nlisi) Reti i swith in serie e in prllelo possono essere omposte in reti piú omplesse n n Tli reti possono essere nlizzte sostitueno iterttivmente: isun serie i ue o piú swith un singolo swith ontrollto l prootto logio egli ingressi egli swith sostituiti 2 isun prllelo i ue o piú swith un singolo swith ontrollto ll somm logi egli ingressi egli swith sostituiti +w w n w Si puó quini ffermre he l rete n é ON se é ver + w Anlisi e sintesi ei iruiti igitli 5 / Anlisi e sintesi ei iruiti igitli 6 /

5 Il livello swith Il livello swith Eserizi i nlisi Prolem Si nlizzino queste reti i swith nell ipotesi i utilizzre un logi positiv Le reti i swith sono piuttosto interessnti, m é un prolem i rttere elettrio. Gli swith non sono ieli m hnno un resistenz serie per ui l informzione si egr ttrversno serie i on troppi swith Come relizzre espressioni omplesse? Si frá riferimento ll logi positiv Anlisi e sintesi ei iruiti igitli 7 / Anlisi e sintesi ei iruiti igitli 8 / Il livello swith Il livello swith Gte (tenologi CMOS) NAND L soluzione onsiste nel fre in moo he un rete i swith poss ontrollre gli swith i un ltr rete (on un gugno in gro i "rinforzre" i segnli ) Veimo ome esempio il so ell tenologi CMOS Prourimoi le ostnti (v) e (gn) e utilizzimo swith i tipo p e n per relizzre ue reti on stti omplentri pull-own (n) pull-up (p) OFF ON ON OFF Nell tenologi CMOS non si puó relizzre irettmente un gte AND L relizzzione i un NAND é simile quell i un NOT: si ostruisono ue reti omplementri pull-up: he pilot un uno egli ingressi vle pull-own: he pilot uno quno entrmi gli ingressi vlgono pull-own (n) pull-up (p) OFF ON OFF ON OFF ON ON OFF Anlisi e sintesi ei iruiti igitli 9 / Anlisi e sintesi ei iruiti igitli 2 /

6 Il livello swith Aspetti tenologii Eserizi Sommrio Porte logihe Si relizzino porte logihe CMOS per le seguenti funzioni logihe: = ( + ) = ( (w + )) = + 2 Il livello swith 3 Aspetti tenologii 4 Reti logihe omintorie Anlisi Aspetti tenologii Anlisi e sintesi ei iruiti igitli 2 / Aspetti tenologii Anlisi e sintesi ei iruiti igitli 22 / Ciruiti integrti Costo Alune informzioni sulle porte logihe he possono essere eotte onsierno l loro struttur l livello swith Un ulteriore informzione rigur l tenologi: i iruiti sono relizzti integrno numerose porte logihe (> 6 ) in un iruito integrto relizzto on mterili semionuttori (es. siliio) l tenologi é plnre: i ispositivi (swith, gte) non possono essere sovrpposti (le interonnessioni invee possono oupre iversi livelli) il osto é proporzionle ll re utilizzt he ipene l numero i ispositivi e lle interonnessioni Nell tenologi CMOS un gte orrispone fisimente un re rettngolre le ui imensioni sono proporzionli l numero i trnsistori e quini i ingressi In un rete ompless, un primo ontriuto l osto é to un termine proporzionle ll somm ei gte pest sui loro ingressi Si verá in seguito il ontriuto elle interonnessioni Esempio i NAND 3 ingressi Anlisi e sintesi ei iruiti igitli 23 / Anlisi e sintesi ei iruiti igitli 24 /

7 Aspetti tenologii Reti logihe omintorie Ritro Sommrio I mimenti i vlore egli ingressi non si riflettono istntnemente sull usit Si h un ritro he é proporzionle l numero i trnsistori in serie he pilotno il nuovo vlore Porte logihe 2 Il livello swith NAND 3 Aspetti tenologii 4 Reti logihe omintorie Anlisi propgtion el Reti logihe omintorie Anlisi e sintesi ei iruiti igitli 25 / Reti logihe omintorie Anlisi e sintesi ei iruiti igitli 26 / Reti logihe omintorie Esempio Un rete logi onsiste i un insieme i porte logihe interonnesse seono opportune regole in moo un relizzre un funzione f : {, } n {, } m i i 2 Sino i, i 2,..., i n gli ingressi i tle rete e o, o 2,..., o m, le sue usite i 3 i 4 o Regole gli ingressi i un gte possono essere ti ingressi ell rete, un ostnte o usite i ltri gte l usit i un gte puó essere onness gli ingressi i un ltro gte o puó pilotre un usit le usite i ue gte non evono mi essere onnesse insieme non evono esistere mmini ilii nell rete i 5 i 6 i 7 fn o 2 Anlisi e sintesi ei iruiti igitli 27 / Anlisi e sintesi ei iruiti igitli 28 /

8 Reti logihe omintorie Reti logihe omintorie Anlisi Anlisi e sintesi i reti omintorie Algoritmo i nlisi Per nlisi i un rete omintori si intene il proesso on il qule prteno ll rete si ottiene l funzione orrisponente Per sintesi i un rete omintori si intene il proesso on il qule prteno un funzione e eventuli oiettivi i progetto (osto, ritro) si ottiene un rete In entrmi i si, le espressioni ell lger i ommutzione sono il moello mtemtio he onsente i gestire le trsformzioni he si hnno nei ue proessi Rete logi Espressione Funzione lgoritmo Si ssegn un nome isun ingresso vlutzione 2 Si proee in mnier iterttiv gli ingressi el iruito esprimeno l usit i isun gte ome un espressione egli ingressi ell rete isun psso vengono onsierti tutti i gte i ui ingressi sono giá stti lolti 3 Si proee fino quno non si h l espressione i tutte le usite ell rete Reti logihe omintorie Anlisi Anlisi e sintesi ei iruiti igitli 29 / Reti logihe omintorie Anlisi e sintesi ei iruiti igitli 3 / Esempio i nlisi Algoritmo i sintesi - I Funzione Espressione Rete logi? lgoritmo psso + =(+)(+e) Si inserisono nell espressione tutte le prentesi ompreso quelle rese non neessrie lle regole ell lger i ommutzione (senz onsierre le omplementzioni) e +e psso 2 psso 3 2 Si nlizz l espressione eterminno il livello i isun opertore inrio si inizilizz un inie i livello o (se tutt l espressione é rhius fr prentesi) 2 si inrement i tle inie tutte le volte he si inontr un prentesi pert e lo si erement i tutte le volte he si inontr un prentesi hius Anlisi e sintesi ei iruiti igitli 3 / Anlisi e sintesi ei iruiti igitli 32 /

9 Reti logihe omintorie Reti logihe omintorie Algoritmo i sintesi - II Esempi i sintesi 3 Si isegnno i segnli i ingresso orrisponenti lle iverse vriili ell espressione 4 Prteno l vlore piú lto ell inie i livello, si isegnno i simoli ei gte orrisponenti gli opertori onnetteno gli opportuni segnli i ingresso tle gte 5 Nel so un vriile i ingresso o un prentesi risultino omplementte si ggiunge un invertitore e = + ( + e + ) = ( ) + ( ( + e + ( )) ) = ( 2)+ ( 2(+ 3 e+ 3 ( 4)) ) livello 2 livello 3 livello livello 4 e e f = + ( + e)(f + g) = ( ) + ( ( + e) (f + g)) = ( 2)+ ( 2( + 3 e) 2(f + 3 g)) livello 2 Reti logihe omintorie Anlisi e sintesi ei iruiti igitli 33 / Reti logihe omintorie Anlisi e sintesi ei iruiti igitli 34 / Il ruolo el fn- in presenz i fn- É possiile he un port logi ne piloti piú i un (fn- > ) Questo onsente i riurre il numero i porte logihe e i onseguenz il osto i un rete L unio prolem é un umento el ritro ell rete Dl punto i vist egli lgoritmi i nlisi non mi null Dl punto i vist ell sintesi, invee, si hnno ei mimenti In prtiolre, prim el psso 3, si inseriese un ulteriore psso i rier i sottoespressioni omuni (si noti he l inie i livello puó essere iverso) Per il momento, quest operzione verrá svolt su si intuitive = ( + ) + (( + )e + f ) = (( + ())) + ((( + ())e) + f ) = (( + 3 ( 4 )) 2 ) + ((( + 4 ( 5 )) 3 e) + 2 f ) Nel isegnre l rete onviene onsierre l sottoespressione on i livelli mggiori f e liv. 4/5 liv. 3/4 liv. 3 liv. 2 liv. Anlisi e sintesi ei iruiti igitli 35 / liv. 2 Anlisi e sintesi ei iruiti igitli 36 /

10 Reti logihe omintorie Reti logihe omintorie Livelli Livelli: gli ingressi verso le usite Metoo per il lolo ei livelli Un rete puó essere ttrverst gli ingressi verso le usite o vievers (metoo preeente) ssegnno isun gte un inie i livello Entrmi i tipi i inie sono utili in iverse operzioni eseguiili sulle reti. Nel so i ttrversmento gli ingressi (livello ) verso le usite, il livello i isun gte é efinito univomente Nel so i ttrversmento lle usite (livello ) verso gli ingressi il livello non é efinito univomente i i 2 i 3 i 4 i 5 i 6 i o o 2 Reti logihe omintorie Anlisi e sintesi ei iruiti igitli 37 / Reti logihe omintorie Anlisi e sintesi ei iruiti igitli 38 / Livelli: lle usite verso gli ingressi Eserizi i i 2 i3 i o 2 i 5 i 6 3/2 i 7 o 2 Anlisi e sintesi ei iruiti igitli 39 / Anlisi e sintesi ei iruiti igitli 4 /

11 Reti logihe omintorie Conlusioni Si é visto ome si poss pssre un espressione un rete o un rete un espressione un funzione (trmite l vlutzione) Non sppimo nor ome pssre un funzione un espressione Questo psso é quello piú rilevnte l punto i vist ell sintesi Anlisi e sintesi ei iruiti igitli /

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